arch/arm/mach-tegra/tegra210/clock.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2013-2020
   4  * NVIDIA Corporation <www.nvidia.com>
   5  */
   6
   7 /* Tegra210 Clock control functions */
   8
   9 #include <common.h>
  10 #include <errno.h>
  11 #include <init.h>
  12 #include <log.h>
  13 #include <asm/cache.h>
  14 #include <asm/io.h>
  15 #include <asm/arch/clock.h>
  16 #include <asm/arch/sysctr.h>
  17 #include <asm/arch/tegra.h>
  18 #include <asm/arch-tegra/clk_rst.h>
  19 #include <asm/arch-tegra/timer.h>
  20 #include <div64.h>
  21 #include <fdtdec.h>
  22 #include <linux/delay.h>
  23
  24 /*
  25  * Clock types that we can use as a source. The Tegra210 has muxes for the
  26  * peripheral clocks, and in most cases there are four options for the clock
  27  * source. This gives us a clock 'type' and exploits what commonality exists
  28  * in the device.
  29  *
  30  * Letters are obvious, except for T which means CLK_M, and S which means the
  31  * clock derived from 32KHz. Beware that CLK_M (also called OSC in the
  32  * datasheet) and PLL_M are different things. The former is the basic
  33  * clock supplied to the SOC from an external oscillator. The latter is the
  34  * memory clock PLL.
  35  *
  36  * See definitions in clock_id in the header file.
  37  */
  38 enum clock_type_id {
  39         CLOCK_TYPE_AXPT,        /* PLL_A, PLL_X, PLL_P, CLK_M */
  40         CLOCK_TYPE_MCPA,        /* and so on */
  41         CLOCK_TYPE_MCPT,
  42         CLOCK_TYPE_PCM,
  43         CLOCK_TYPE_PCMT,
  44         CLOCK_TYPE_PDCT,
  45         CLOCK_TYPE_ACPT,
  46         CLOCK_TYPE_ASPTE,
  47         CLOCK_TYPE_PDD2T,
  48         CLOCK_TYPE_PCST,
  49         CLOCK_TYPE_DP,
  50
  51         CLOCK_TYPE_PC2CC3M,
  52         CLOCK_TYPE_PC2CC3S_T,
  53         CLOCK_TYPE_PC2CC3M_T,
  54         CLOCK_TYPE_PC2CC3M_T16, /* PC2CC3M_T, but w/16-bit divisor (I2C) */
  55         CLOCK_TYPE_MC2CC3P_A,
  56         CLOCK_TYPE_M,
  57         CLOCK_TYPE_MCPTM2C2C3,
  58         CLOCK_TYPE_PC2CC3T_S,
  59         CLOCK_TYPE_AC2CC3P_TS2,
  60         CLOCK_TYPE_PC01C00_C42C41TC40,
  61
  62         CLOCK_TYPE_COUNT,
  63         CLOCK_TYPE_NONE = -1,   /* invalid clock type */
  64 };
  65
  66 enum {
  67         CLOCK_MAX_MUX   = 8     /* number of source options for each clock */
  68 };
  69
  70 /*
  71  * Clock source mux for each clock type. This just converts our enum into
  72  * a list of mux sources for use by the code.
  73  *
  74  * Note:
  75  *  The extra column in each clock source array is used to store the mask
  76  *  bits in its register for the source.
  77  */
  78 #define CLK(x) CLOCK_ID_ ## x
  79 static enum clock_id clock_source[CLOCK_TYPE_COUNT][CLOCK_MAX_MUX+1] = {
  80         { CLK(AUDIO),   CLK(XCPU),      CLK(PERIPH),    CLK(OSC),
  81                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
  82                 MASK_BITS_31_30},
  83         { CLK(MEMORY),  CLK(CGENERAL),  CLK(PERIPH),    CLK(AUDIO),
  84                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
  85                 MASK_BITS_31_30},
  86         { CLK(MEMORY),  CLK(CGENERAL),  CLK(PERIPH),    CLK(OSC),
  87                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
  88                 MASK_BITS_31_30},
  89         { CLK(PERIPH),  CLK(CGENERAL),  CLK(MEMORY),    CLK(NONE),
  90                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
  91                 MASK_BITS_31_30},
  92         { CLK(PERIPH),  CLK(CGENERAL),  CLK(MEMORY),    CLK(OSC),
  93                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
  94                 MASK_BITS_31_30},
  95         { CLK(PERIPH),  CLK(DISPLAY),   CLK(CGENERAL),  CLK(OSC),
  96                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
  97                 MASK_BITS_31_30},
  98         { CLK(AUDIO),   CLK(CGENERAL),  CLK(PERIPH),    CLK(OSC),
  99                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
 100                 MASK_BITS_31_30},
 101         { CLK(AUDIO),   CLK(SFROM32KHZ),        CLK(PERIPH),    CLK(OSC),
 102                 CLK(EPCI),      CLK(NONE),      CLK(NONE),      CLK(NONE),
 103                 MASK_BITS_31_29},
 104         { CLK(PERIPH),  CLK(NONE),      CLK(DISPLAY),   CLK(NONE),
 105                 CLK(NONE),      CLK(DISPLAY2),  CLK(OSC),       CLK(NONE),
 106                 MASK_BITS_31_29},
 107         { CLK(PERIPH),  CLK(CGENERAL),  CLK(SFROM32KHZ),        CLK(OSC),
 108                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
 109                 MASK_BITS_31_28},
 110         /* CLOCK_TYPE_DP */
 111         { CLK(NONE),    CLK(NONE),      CLK(NONE),      CLK(NONE),
 112                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
 113                 MASK_BITS_31_28},
 114
 115         /* Additional clock types on Tegra114+ */
 116         /* CLOCK_TYPE_PC2CC3M */
 117         { CLK(PERIPH),  CLK(CGENERAL2), CLK(CGENERAL),  CLK(CGENERAL3),
 118                 CLK(MEMORY),    CLK(NONE),      CLK(NONE),      CLK(NONE),
 119                 MASK_BITS_31_29},
 120         /* CLOCK_TYPE_PC2CC3S_T */
 121         { CLK(PERIPH),  CLK(CGENERAL2), CLK(CGENERAL),  CLK(CGENERAL3),
 122                 CLK(SFROM32KHZ), CLK(NONE),     CLK(OSC),       CLK(NONE),
 123                 MASK_BITS_31_29},
 124         /* CLOCK_TYPE_PC2CC3M_T */
 125         { CLK(PERIPH),  CLK(CGENERAL2), CLK(CGENERAL),  CLK(CGENERAL3),
 126                 CLK(MEMORY),    CLK(NONE),      CLK(OSC),       CLK(NONE),
 127                 MASK_BITS_31_29},
 128         /* CLOCK_TYPE_PC2CC3M_T, w/16-bit divisor (I2C) */
 129         { CLK(PERIPH),  CLK(CGENERAL2), CLK(CGENERAL),  CLK(CGENERAL3),
 130                 CLK(MEMORY),    CLK(NONE),      CLK(OSC),       CLK(NONE),
 131                 MASK_BITS_31_29},
 132         /* CLOCK_TYPE_MC2CC3P_A */
 133         { CLK(MEMORY),  CLK(CGENERAL2), CLK(CGENERAL),  CLK(CGENERAL3),
 134                 CLK(PERIPH),    CLK(NONE),      CLK(AUDIO),     CLK(NONE),
 135                 MASK_BITS_31_29},
 136         /* CLOCK_TYPE_M */
 137         { CLK(MEMORY),          CLK(NONE),      CLK(NONE),      CLK(NONE),
 138                 CLK(NONE),      CLK(NONE),      CLK(NONE),      CLK(NONE),
 139                 MASK_BITS_31_30},
 140         /* CLOCK_TYPE_MCPTM2C2C3 */
 141         { CLK(MEMORY),  CLK(CGENERAL),  CLK(PERIPH),    CLK(OSC),
 142                 CLK(MEMORY2),   CLK(CGENERAL2), CLK(CGENERAL3), CLK(NONE),
 143                 MASK_BITS_31_29},
 144         /* CLOCK_TYPE_PC2CC3T_S */
 145         { CLK(PERIPH),  CLK(CGENERAL2), CLK(CGENERAL),  CLK(CGENERAL3),
 146                 CLK(OSC),       CLK(NONE),      CLK(SFROM32KHZ), CLK(NONE),
 147                 MASK_BITS_31_29},
 148         /* CLOCK_TYPE_AC2CC3P_TS2 */
 149         { CLK(AUDIO),   CLK(CGENERAL2), CLK(CGENERAL),  CLK(CGENERAL3),
 150                 CLK(PERIPH),    CLK(NONE),      CLK(OSC),       CLK(SRC2),
 151                 MASK_BITS_31_29},
 152         /* CLOCK_TYPE_PC01C00_C42C41TC40 */
 153         { CLK(PERIPH),  CLK(CGENERAL_1), CLK(CGENERAL_0), CLK(NONE),
 154                 CLK(CGENERAL4_2), CLK(CGENERAL4_1), CLK(OSC), CLK(CGENERAL4_0),
 155                 MASK_BITS_31_29},
 156 };
 157
 158 /*
 159  * Clock type for each peripheral clock source. We put the name in each
 160  * record just so it is easy to match things up
 161  */
 162 #define TYPE(name, type) type
 163 static enum clock_type_id clock_periph_type[PERIPHC_COUNT] = {
 164         /* 0x00 */
 165         TYPE(PERIPHC_I2S2,      CLOCK_TYPE_AXPT),
 166         TYPE(PERIPHC_I2S3,      CLOCK_TYPE_AXPT),
 167         TYPE(PERIPHC_SPDIF_OUT, CLOCK_TYPE_AXPT),
 168         TYPE(PERIPHC_SPDIF_IN,  CLOCK_TYPE_PC2CC3M),
 169         TYPE(PERIPHC_PWM,       CLOCK_TYPE_PC2CC3S_T),
 170         TYPE(PERIPHC_05h,       CLOCK_TYPE_NONE),
 171         TYPE(PERIPHC_SBC2,      CLOCK_TYPE_PC2CC3M_T),
 172         TYPE(PERIPHC_SBC3,      CLOCK_TYPE_PC2CC3M_T),
 173
 174         /* 0x08 */
 175         TYPE(PERIPHC_08h,       CLOCK_TYPE_NONE),
 176         TYPE(PERIPHC_I2C1,      CLOCK_TYPE_PC2CC3M_T16),
 177         TYPE(PERIPHC_I2C5,      CLOCK_TYPE_PC2CC3M_T16),
 178         TYPE(PERIPHC_0bh,       CLOCK_TYPE_NONE),
 179         TYPE(PERIPHC_0ch,       CLOCK_TYPE_NONE),
 180         TYPE(PERIPHC_SBC1,      CLOCK_TYPE_PC2CC3M_T),
 181         TYPE(PERIPHC_DISP1,     CLOCK_TYPE_PDD2T),
 182         TYPE(PERIPHC_DISP2,     CLOCK_TYPE_PDD2T),
 183
 184         /* 0x10 */
 185         TYPE(PERIPHC_10h,       CLOCK_TYPE_NONE),
 186         TYPE(PERIPHC_11h,       CLOCK_TYPE_NONE),
 187         TYPE(PERIPHC_VI,        CLOCK_TYPE_MC2CC3P_A),
 188         TYPE(PERIPHC_13h,       CLOCK_TYPE_NONE),
 189         TYPE(PERIPHC_SDMMC1,    CLOCK_TYPE_PC2CC3M_T),
 190         TYPE(PERIPHC_SDMMC2,    CLOCK_TYPE_PC2CC3M_T),
 191         TYPE(PERIPHC_16h,       CLOCK_TYPE_NONE),
 192         TYPE(PERIPHC_17h,       CLOCK_TYPE_NONE),
 193
 194         /* 0x18 */
 195         TYPE(PERIPHC_18h,       CLOCK_TYPE_NONE),
 196         TYPE(PERIPHC_SDMMC4,    CLOCK_TYPE_PC2CC3M_T),
 197         TYPE(PERIPHC_VFIR,      CLOCK_TYPE_PC2CC3M_T),
 198         TYPE(PERIPHC_1Bh,       CLOCK_TYPE_NONE),
 199         TYPE(PERIPHC_1Ch,       CLOCK_TYPE_NONE),
 200         TYPE(PERIPHC_HSI,       CLOCK_TYPE_PC2CC3M_T),
 201         TYPE(PERIPHC_UART1,     CLOCK_TYPE_PC2CC3M_T),
 202         TYPE(PERIPHC_UART2,     CLOCK_TYPE_PC2CC3M_T),
 203
 204         /* 0x20 */
 205         TYPE(PERIPHC_HOST1X,    CLOCK_TYPE_MC2CC3P_A),
 206         TYPE(PERIPHC_21h,       CLOCK_TYPE_NONE),
 207         TYPE(PERIPHC_22h,       CLOCK_TYPE_NONE),
 208         TYPE(PERIPHC_23h,       CLOCK_TYPE_NONE),
 209         TYPE(PERIPHC_24h,       CLOCK_TYPE_NONE),
 210         TYPE(PERIPHC_25h,       CLOCK_TYPE_NONE),
 211         TYPE(PERIPHC_I2C2,      CLOCK_TYPE_PC2CC3M_T16),
 212         TYPE(PERIPHC_EMC,       CLOCK_TYPE_MCPTM2C2C3),
 213
 214         /* 0x28 */
 215         TYPE(PERIPHC_UART3,     CLOCK_TYPE_PC2CC3M_T),
 216         TYPE(PERIPHC_29h,       CLOCK_TYPE_NONE),
 217         TYPE(PERIPHC_VI_SENSOR, CLOCK_TYPE_MC2CC3P_A),
 218         TYPE(PERIPHC_2bh,       CLOCK_TYPE_NONE),
 219         TYPE(PERIPHC_2ch,       CLOCK_TYPE_NONE),
 220         TYPE(PERIPHC_SBC4,      CLOCK_TYPE_PC2CC3M_T),
 221         TYPE(PERIPHC_I2C3,      CLOCK_TYPE_PC2CC3M_T16),
 222         TYPE(PERIPHC_SDMMC3,    CLOCK_TYPE_PC2CC3M_T),
 223
 224         /* 0x30 */
 225         TYPE(PERIPHC_UART4,     CLOCK_TYPE_PC2CC3M_T),
 226         TYPE(PERIPHC_UART5,     CLOCK_TYPE_PC2CC3M_T),
 227         TYPE(PERIPHC_VDE,       CLOCK_TYPE_PC2CC3M_T),
 228         TYPE(PERIPHC_OWR,       CLOCK_TYPE_PC2CC3M_T),
 229         TYPE(PERIPHC_NOR,       CLOCK_TYPE_PC2CC3M_T),
 230         TYPE(PERIPHC_CSITE,     CLOCK_TYPE_PC2CC3M_T),
 231         TYPE(PERIPHC_I2S1,      CLOCK_TYPE_AXPT),
 232         TYPE(PERIPHC_DTV,       CLOCK_TYPE_NONE),
 233
 234         /* 0x38 */
 235         TYPE(PERIPHC_38h,       CLOCK_TYPE_NONE),
 236         TYPE(PERIPHC_39h,       CLOCK_TYPE_NONE),
 237         TYPE(PERIPHC_3ah,       CLOCK_TYPE_NONE),
 238         TYPE(PERIPHC_3bh,       CLOCK_TYPE_NONE),
 239         TYPE(PERIPHC_MSENC,     CLOCK_TYPE_MC2CC3P_A),
 240         TYPE(PERIPHC_TSEC,      CLOCK_TYPE_PC2CC3M_T),
 241         TYPE(PERIPHC_3eh,       CLOCK_TYPE_NONE),
 242         TYPE(PERIPHC_OSC,       CLOCK_TYPE_NONE),
 243
 244         /* 0x40 */
 245         TYPE(PERIPHC_40h,       CLOCK_TYPE_NONE),       /* start with 0x3b0 */
 246         TYPE(PERIPHC_MSELECT,   CLOCK_TYPE_PC2CC3M_T),
 247         TYPE(PERIPHC_TSENSOR,   CLOCK_TYPE_PC2CC3T_S),
 248         TYPE(PERIPHC_I2S4,      CLOCK_TYPE_AXPT),
 249         TYPE(PERIPHC_I2S5,      CLOCK_TYPE_AXPT),
 250         TYPE(PERIPHC_I2C4,      CLOCK_TYPE_PC2CC3M_T16),
 251         TYPE(PERIPHC_SBC5,      CLOCK_TYPE_PC2CC3M_T),
 252         TYPE(PERIPHC_SBC6,      CLOCK_TYPE_PC2CC3M_T),
 253
 254         /* 0x48 */
 255         TYPE(PERIPHC_AUDIO,     CLOCK_TYPE_AC2CC3P_TS2),
 256         TYPE(PERIPHC_49h,       CLOCK_TYPE_NONE),
 257         TYPE(PERIPHC_4ah,       CLOCK_TYPE_NONE),
 258         TYPE(PERIPHC_4bh,       CLOCK_TYPE_NONE),
 259         TYPE(PERIPHC_4ch,       CLOCK_TYPE_NONE),
 260         TYPE(PERIPHC_HDA2CODEC2X, CLOCK_TYPE_PC2CC3M_T),
 261         TYPE(PERIPHC_ACTMON,    CLOCK_TYPE_PC2CC3S_T),
 262         TYPE(PERIPHC_EXTPERIPH1, CLOCK_TYPE_ASPTE),
 263
 264         /* 0x50 */
 265         TYPE(PERIPHC_EXTPERIPH2, CLOCK_TYPE_ASPTE),
 266         TYPE(PERIPHC_EXTPERIPH3, CLOCK_TYPE_ASPTE),
 267         TYPE(PERIPHC_52h,       CLOCK_TYPE_NONE),
 268         TYPE(PERIPHC_I2CSLOW,   CLOCK_TYPE_PC2CC3S_T),
 269         TYPE(PERIPHC_SYS,       CLOCK_TYPE_NONE),
 270         TYPE(PERIPHC_55h,       CLOCK_TYPE_NONE),
 271         TYPE(PERIPHC_56h,       CLOCK_TYPE_NONE),
 272         TYPE(PERIPHC_57h,       CLOCK_TYPE_NONE),
 273
 274         /* 0x58 */
 275         TYPE(PERIPHC_58h,       CLOCK_TYPE_NONE),
 276         TYPE(PERIPHC_59h,       CLOCK_TYPE_NONE),
 277         TYPE(PERIPHC_5ah,       CLOCK_TYPE_NONE),
 278         TYPE(PERIPHC_5bh,       CLOCK_TYPE_NONE),
 279         TYPE(PERIPHC_SATAOOB,   CLOCK_TYPE_PCMT),
 280         TYPE(PERIPHC_SATA,      CLOCK_TYPE_PCMT),
 281         TYPE(PERIPHC_HDA,       CLOCK_TYPE_PC2CC3M_T),
 282         TYPE(PERIPHC_5fh,       CLOCK_TYPE_NONE),
 283
 284         /* 0x60 */
 285         TYPE(PERIPHC_XUSB_CORE_HOST, CLOCK_TYPE_NONE),
 286         TYPE(PERIPHC_XUSB_FALCON, CLOCK_TYPE_NONE),
 287         TYPE(PERIPHC_XUSB_FS,   CLOCK_TYPE_NONE),
 288         TYPE(PERIPHC_XUSB_CORE_DEV, CLOCK_TYPE_NONE),
 289         TYPE(PERIPHC_XUSB_SS,   CLOCK_TYPE_NONE),
 290         TYPE(PERIPHC_CILAB,     CLOCK_TYPE_NONE),
 291         TYPE(PERIPHC_CILCD,     CLOCK_TYPE_NONE),
 292         TYPE(PERIPHC_CILE,      CLOCK_TYPE_NONE),
 293
 294         /* 0x68 */
 295         TYPE(PERIPHC_DSIA_LP,   CLOCK_TYPE_NONE),
 296         TYPE(PERIPHC_DSIB_LP,   CLOCK_TYPE_NONE),
 297         TYPE(PERIPHC_ENTROPY,   CLOCK_TYPE_NONE),
 298         TYPE(PERIPHC_DVFS_REF,  CLOCK_TYPE_NONE),
 299         TYPE(PERIPHC_DVFS_SOC,  CLOCK_TYPE_NONE),
 300         TYPE(PERIPHC_TRACECLKIN, CLOCK_TYPE_NONE),
 301         TYPE(PERIPHC_6eh,       CLOCK_TYPE_NONE),
 302         TYPE(PERIPHC_6fh,       CLOCK_TYPE_NONE),
 303
 304         /* 0x70 */
 305         TYPE(PERIPHC_EMC_LATENCY, CLOCK_TYPE_NONE),
 306         TYPE(PERIPHC_SOC_THERM, CLOCK_TYPE_NONE),
 307         TYPE(PERIPHC_72h,       CLOCK_TYPE_NONE),
 308         TYPE(PERIPHC_73h,       CLOCK_TYPE_NONE),
 309         TYPE(PERIPHC_74h,       CLOCK_TYPE_NONE),
 310         TYPE(PERIPHC_75h,       CLOCK_TYPE_NONE),
 311         TYPE(PERIPHC_VI_SENSOR2, CLOCK_TYPE_NONE),
 312         TYPE(PERIPHC_I2C6,      CLOCK_TYPE_PC2CC3M_T16),
 313
 314         /* 0x78 */
 315         TYPE(PERIPHC_78h,       CLOCK_TYPE_NONE),
 316         TYPE(PERIPHC_EMC_DLL,   CLOCK_TYPE_MCPTM2C2C3),
 317         TYPE(PERIPHC_7ah,       CLOCK_TYPE_NONE),
 318         TYPE(PERIPHC_CLK72MHZ,  CLOCK_TYPE_NONE),
 319         TYPE(PERIPHC_7ch,       CLOCK_TYPE_NONE),
 320         TYPE(PERIPHC_7dh,       CLOCK_TYPE_NONE),
 321         TYPE(PERIPHC_VIC,       CLOCK_TYPE_NONE),
 322         TYPE(PERIPHC_7Fh,       CLOCK_TYPE_NONE),
 323
 324         /* 0x80 */
 325         TYPE(PERIPHC_SDMMC_LEGACY_TM,   CLOCK_TYPE_NONE),
 326         TYPE(PERIPHC_NVDEC,     CLOCK_TYPE_NONE),
 327         TYPE(PERIPHC_NVJPG,     CLOCK_TYPE_NONE),
 328         TYPE(PERIPHC_NVENC,     CLOCK_TYPE_NONE),
 329         TYPE(PERIPHC_84h,       CLOCK_TYPE_NONE),
 330         TYPE(PERIPHC_85h,       CLOCK_TYPE_NONE),
 331         TYPE(PERIPHC_86h,       CLOCK_TYPE_NONE),
 332         TYPE(PERIPHC_87h,       CLOCK_TYPE_NONE),
 333
 334         /* 0x88 */
 335         TYPE(PERIPHC_88h,       CLOCK_TYPE_NONE),
 336         TYPE(PERIPHC_89h,       CLOCK_TYPE_NONE),
 337         TYPE(PERIPHC_DMIC3,     CLOCK_TYPE_NONE),
 338         TYPE(PERIPHC_APE,       CLOCK_TYPE_NONE),
 339         TYPE(PERIPHC_QSPI,      CLOCK_TYPE_PC01C00_C42C41TC40),
 340         TYPE(PERIPHC_VI_I2C,    CLOCK_TYPE_PC2CC3M_T16),
 341         TYPE(PERIPHC_USB2_HSIC_TRK, CLOCK_TYPE_NONE),
 342         TYPE(PERIPHC_PEX_SATA_USB_RX_BYP, CLOCK_TYPE_NONE),
 343
 344         /* 0x90 */
 345         TYPE(PERIPHC_MAUD,      CLOCK_TYPE_NONE),
 346         TYPE(PERIPHC_TSECB,     CLOCK_TYPE_NONE),
 347 };
 348
 349 /*
 350  * This array translates a periph_id to a periphc_internal_id
 351  *
 352  * Not present/matched up:
 353  *      uint vi_sensor;  _VI_SENSOR_0,          0x1A8
 354  *      SPDIF - which is both 0x08 and 0x0c
 355  *
 356  */
 357 #define NONE(name) (-1)
 358 #define OFFSET(name, value) PERIPHC_ ## name
 359 #define INTERNAL_ID(id) (id & 0x000000ff)
 360 static s8 periph_id_to_internal_id[PERIPH_ID_COUNT] = {
 361         /* Low word: 31:0 */
 362         NONE(CPU),
 363         NONE(COP),
 364         NONE(TRIGSYS),
 365         NONE(ISPB),
 366         NONE(RESERVED4),
 367         NONE(TMR),
 368         PERIPHC_UART1,
 369         PERIPHC_UART2,  /* and vfir 0x68 */
 370
 371         /* 8 */
 372         NONE(GPIO),
 373         PERIPHC_SDMMC2,
 374         PERIPHC_SPDIF_IN,
 375         PERIPHC_I2S2,
 376         PERIPHC_I2C1,
 377         NONE(RESERVED13),
 378         PERIPHC_SDMMC1,
 379         PERIPHC_SDMMC4,
 380
 381         /* 16 */
 382         NONE(TCW),
 383         PERIPHC_PWM,
 384         PERIPHC_I2S3,
 385         NONE(RESERVED19),
 386         PERIPHC_VI,
 387         NONE(RESERVED21),
 388         NONE(USBD),
 389         NONE(ISP),
 390
 391         /* 24 */
 392         NONE(RESERVED24),
 393         NONE(RESERVED25),
 394         PERIPHC_DISP2,
 395         PERIPHC_DISP1,
 396         PERIPHC_HOST1X,
 397         NONE(VCP),
 398         PERIPHC_I2S1,
 399         NONE(CACHE2),
 400
 401         /* Middle word: 63:32 */
 402         NONE(MEM),
 403         NONE(AHBDMA),
 404         NONE(APBDMA),
 405         NONE(RESERVED35),
 406         NONE(RESERVED36),
 407         NONE(STAT_MON),
 408         NONE(RESERVED38),
 409         NONE(FUSE),
 410
 411         /* 40 */
 412         NONE(KFUSE),
 413         PERIPHC_SBC1,           /* SBCx = SPIx */
 414         PERIPHC_NOR,
 415         NONE(RESERVED43),
 416         PERIPHC_SBC2,
 417         NONE(XIO),
 418         PERIPHC_SBC3,
 419         PERIPHC_I2C5,
 420
 421         /* 48 */
 422         NONE(DSI),
 423         NONE(RESERVED49),
 424         PERIPHC_HSI,
 425         NONE(RESERVED51),
 426         NONE(CSI),
 427         NONE(RESERVED53),
 428         PERIPHC_I2C2,
 429         PERIPHC_UART3,
 430
 431         /* 56 */
 432         NONE(MIPI_CAL),
 433         PERIPHC_EMC,
 434         NONE(USB2),
 435         NONE(USB3),
 436         NONE(RESERVED60),
 437         PERIPHC_VDE,
 438         NONE(BSEA),
 439         NONE(BSEV),
 440
 441         /* Upper word 95:64 */
 442         NONE(RESERVED64),
 443         PERIPHC_UART4,
 444         PERIPHC_UART5,
 445         PERIPHC_I2C3,
 446         PERIPHC_SBC4,
 447         PERIPHC_SDMMC3,
 448         NONE(PCIE),
 449         PERIPHC_OWR,
 450
 451         /* 72 */
 452         NONE(AFI),
 453         PERIPHC_CSITE,
 454         NONE(PCIEXCLK),
 455         NONE(AVPUCQ),
 456         NONE(LA),
 457         NONE(TRACECLKIN),
 458         NONE(SOC_THERM),
 459         NONE(DTV),
 460
 461         /* 80 */
 462         NONE(RESERVED80),
 463         PERIPHC_I2CSLOW,
 464         NONE(DSIB),
 465         PERIPHC_TSEC,
 466         NONE(RESERVED84),
 467         NONE(RESERVED85),
 468         NONE(RESERVED86),
 469         NONE(EMUCIF),
 470
 471         /* 88 */
 472         NONE(RESERVED88),
 473         NONE(XUSB_HOST),
 474         NONE(RESERVED90),
 475         PERIPHC_MSENC,
 476         NONE(RESERVED92),
 477         NONE(RESERVED93),
 478         NONE(RESERVED94),
 479         NONE(XUSB_DEV),
 480
 481         /* V word: 31:0 */
 482         NONE(CPUG),
 483         NONE(CPULP),
 484         NONE(V_RESERVED2),
 485         PERIPHC_MSELECT,
 486         NONE(V_RESERVED4),
 487         PERIPHC_I2S4,
 488         PERIPHC_I2S5,
 489         PERIPHC_I2C4,
 490
 491         /* 104 */
 492         PERIPHC_SBC5,
 493         PERIPHC_SBC6,
 494         PERIPHC_AUDIO,
 495         NONE(APBIF),
 496         NONE(V_RESERVED12),
 497         NONE(V_RESERVED13),
 498         NONE(V_RESERVED14),
 499         PERIPHC_HDA2CODEC2X,
 500
 501         /* 112 */
 502         NONE(ATOMICS),
 503         NONE(V_RESERVED17),
 504         NONE(V_RESERVED18),
 505         NONE(V_RESERVED19),
 506         NONE(V_RESERVED20),
 507         NONE(V_RESERVED21),
 508         NONE(V_RESERVED22),
 509         PERIPHC_ACTMON,
 510
 511         /* 120 */
 512         NONE(EXTPERIPH1),
 513         NONE(EXTPERIPH2),
 514         NONE(EXTPERIPH3),
 515         NONE(OOB),
 516         PERIPHC_SATA,
 517         PERIPHC_HDA,
 518         NONE(TZRAM),
 519         NONE(SE),
 520
 521         /* W word: 31:0 */
 522         NONE(HDA2HDMICODEC),
 523         NONE(SATACOLD),
 524         NONE(W_RESERVED2),
 525         NONE(W_RESERVED3),
 526         NONE(W_RESERVED4),
 527         NONE(W_RESERVED5),
 528         NONE(W_RESERVED6),
 529         NONE(W_RESERVED7),
 530
 531         /* 136 */
 532         NONE(CEC),
 533         NONE(W_RESERVED9),
 534         NONE(W_RESERVED10),
 535         NONE(W_RESERVED11),
 536         NONE(W_RESERVED12),
 537         NONE(W_RESERVED13),
 538         NONE(XUSB_PADCTL),
 539         NONE(W_RESERVED15),
 540
 541         /* 144 */
 542         NONE(W_RESERVED16),
 543         NONE(W_RESERVED17),
 544         NONE(W_RESERVED18),
 545         NONE(W_RESERVED19),
 546         NONE(W_RESERVED20),
 547         NONE(ENTROPY),
 548         NONE(DDS),
 549         NONE(W_RESERVED23),
 550
 551         /* 152 */
 552         NONE(W_RESERVED24),
 553         NONE(W_RESERVED25),
 554         NONE(W_RESERVED26),
 555         NONE(DVFS),
 556         NONE(XUSB_SS),
 557         NONE(W_RESERVED29),
 558         NONE(W_RESERVED30),
 559         NONE(W_RESERVED31),
 560
 561         /* X word: 31:0 */
 562         NONE(SPARE),
 563         NONE(X_RESERVED1),
 564         NONE(X_RESERVED2),
 565         NONE(X_RESERVED3),
 566         NONE(CAM_MCLK),
 567         NONE(CAM_MCLK2),
 568         PERIPHC_I2C6,
 569         NONE(X_RESERVED7),
 570
 571         /* 168 */
 572         NONE(X_RESERVED8),
 573         NONE(X_RESERVED9),
 574         NONE(X_RESERVED10),
 575         NONE(VIM2_CLK),
 576         NONE(X_RESERVED12),
 577         NONE(X_RESERVED13),
 578         NONE(EMC_DLL),
 579         NONE(X_RESERVED15),
 580
 581         /* 176 */
 582         NONE(X_RESERVED16),
 583         NONE(CLK72MHZ),
 584         NONE(VIC),
 585         NONE(X_RESERVED19),
 586         NONE(X_RESERVED20),
 587         NONE(DPAUX),
 588         NONE(SOR0),
 589         NONE(X_RESERVED23),
 590
 591         /* 184 */
 592         NONE(GPU),
 593         NONE(X_RESERVED25),
 594         NONE(X_RESERVED26),
 595         NONE(X_RESERVED27),
 596         NONE(X_RESERVED28),
 597         NONE(X_RESERVED29),
 598         NONE(X_RESERVED30),
 599         NONE(X_RESERVED31),
 600
 601         /* Y: 192 (192 - 223) */
 602         NONE(Y_RESERVED0),
 603         PERIPHC_SDMMC_LEGACY_TM,
 604         PERIPHC_NVDEC,
 605         PERIPHC_NVJPG,
 606         NONE(Y_RESERVED4),
 607         PERIPHC_DMIC3,          /* 197 */
 608         PERIPHC_APE,            /* 198 */
 609         NONE(Y_RESERVED7),
 610
 611         /* 200 */
 612         NONE(Y_RESERVED8),
 613         NONE(Y_RESERVED9),
 614         NONE(Y_RESERVED10),
 615         NONE(Y_RESERVED11),
 616         NONE(Y_RESERVED12),
 617         NONE(Y_RESERVED13),
 618         NONE(Y_RESERVED14),
 619         NONE(Y_RESERVED15),
 620
 621         /* 208 */
 622         PERIPHC_VI_I2C,         /* 208 */
 623         NONE(Y_RESERVED17),
 624         NONE(Y_RESERVED18),
 625         PERIPHC_QSPI,           /* 211 */
 626         NONE(Y_RESERVED20),
 627         NONE(Y_RESERVED21),
 628         NONE(Y_RESERVED22),
 629         NONE(Y_RESERVED23),
 630
 631         /* 216 */
 632         NONE(Y_RESERVED24),
 633         NONE(Y_RESERVED25),
 634         NONE(Y_RESERVED26),
 635         PERIPHC_NVENC,          /* 219 */
 636         NONE(Y_RESERVED28),
 637         NONE(Y_RESERVED29),
 638         NONE(Y_RESERVED30),
 639         NONE(Y_RESERVED31),
 640 };
 641
 642 /*
 643  * PLL divider shift/mask tables for all PLL IDs.
 644  */
 645 struct clk_pll_info tegra_pll_info_table[CLOCK_ID_PLL_COUNT] = {
 646         /*
 647          * NOTE: If kcp_mask/kvco_mask == 0, they're not used in that PLL (PLLC, etc.)
 648          *       If lock_ena or lock_det are >31, they're not used in that PLL (PLLC, etc.)
 649          */
 650         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 10, .n_mask = 0xFF, .p_shift = 20, .p_mask = 0x1F,
 651           .lock_ena = 32,  .lock_det = 27, .kcp_shift = 0, .kcp_mask = 0, .kvco_shift = 0, .kvco_mask = 0 },    /* PLLC */
 652         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 8,  .n_mask = 0xFF, .p_shift = 20, .p_mask = 0x1F,
 653           .lock_ena = 4,  .lock_det = 27, .kcp_shift = 1, .kcp_mask = 3, .kvco_shift = 0, .kvco_mask = 1 },     /* PLLM */
 654         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 10, .n_mask = 0xFF, .p_shift = 20, .p_mask = 0x1F,
 655           .lock_ena = 18, .lock_det = 27, .kcp_shift = 0, .kcp_mask = 3, .kvco_shift = 2, .kvco_mask = 1 },     /* PLLP */
 656         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 8,  .n_mask = 0xFF, .p_shift = 20, .p_mask = 0x1F,
 657           .lock_ena = 28, .lock_det = 27, .kcp_shift = 25, .kcp_mask = 3, .kvco_shift = 24, .kvco_mask = 1 },   /* PLLA */
 658         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 8,  .n_mask = 0xFF, .p_shift = 16, .p_mask = 0x1F,
 659           .lock_ena = 29, .lock_det = 27, .kcp_shift = 25, .kcp_mask = 3, .kvco_shift = 24, .kvco_mask = 1 },   /* PLLU */
 660         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 11, .n_mask = 0xFF, .p_shift = 20, .p_mask = 0x07,
 661           .lock_ena = 18, .lock_det = 27, .kcp_shift = 23, .kcp_mask = 3, .kvco_shift = 22, .kvco_mask = 1 },   /* PLLD */
 662         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 8,  .n_mask = 0xFF, .p_shift = 20, .p_mask = 0x1F,
 663           .lock_ena = 18, .lock_det = 27, .kcp_shift = 1, .kcp_mask = 3, .kvco_shift = 0, .kvco_mask = 1 },     /* PLLX */
 664         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 8,  .n_mask = 0xFF, .p_shift = 0,  .p_mask = 0,
 665           .lock_ena = 9,  .lock_det = 11, .kcp_shift = 6, .kcp_mask = 3, .kvco_shift = 0, .kvco_mask = 1 },     /* PLLE */
 666         { .m_shift = 0, .m_mask = 0, .n_shift = 0, .n_mask = 0, .p_shift = 0, .p_mask = 0,
 667           .lock_ena = 0, .lock_det = 0, .kcp_shift = 0, .kcp_mask = 0, .kvco_shift = 0, .kvco_mask = 0 },       /* PLLS (gone)*/
 668         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 8, .n_mask = 0xFF,  .p_shift = 19,  .p_mask = 0x1F,
 669           .lock_ena = 30, .lock_det = 27, .kcp_shift = 25, .kcp_mask = 3, .kvco_shift = 24, .kvco_mask = 1 },   /* PLLDP */
 670 };
 671
 672 /*
 673  * Get the oscillator frequency, from the corresponding hardware configuration
 674  * field. Note that Tegra30+ support 3 new higher freqs, but we map back
 675  * to the old T20 freqs. Support for the higher oscillators is TBD.
 676  */
 677 enum clock_osc_freq clock_get_osc_freq(void)
 678 {
 679         struct clk_rst_ctlr *clkrst =
 680                         (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 681         u32 reg;
 682
 683         reg = readl(&clkrst->crc_osc_ctrl);
 684         reg = (reg & OSC_FREQ_MASK) >> OSC_FREQ_SHIFT;
 685         /*
 686          * 0 = 13MHz, 1 = 16.8MHz, 4 = 19.2MHz, 5 = 38.4MHz,
 687          * 8 = 12MHz, 9 = 48MHz,  12 = 26MHz
 688          */
 689         if (reg == 5) {
 690                 debug("OSC_FREQ is 38.4MHz (%d) ...\n", reg);
 691                 /* Map it to the 5th CLOCK_OSC_ enum, i.e. 4 */
 692                 return 4;
 693         }
 694
 695         /*
 696          * Map to most common (T20) freqs (except 38.4, handled above):
 697          *  13/16.8 = 0, 19.2 = 1, 12/48 = 2, 26 = 3
 698          */
 699         return reg >> 2;
 700 }
 701
 702 /* Returns a pointer to the clock source register for a peripheral */
 703 u32 *get_periph_source_reg(enum periph_id periph_id)
 704 {
 705         struct clk_rst_ctlr *clkrst =
 706                 (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 707         enum periphc_internal_id internal_id;
 708
 709         /* Coresight is a special case */
 710         if (periph_id == PERIPH_ID_CSI)
 711                 return &clkrst->crc_clk_src[PERIPH_ID_CSI+1];
 712
 713         assert(periph_id >= PERIPH_ID_FIRST && periph_id < PERIPH_ID_COUNT);
 714         internal_id = INTERNAL_ID(periph_id_to_internal_id[periph_id]);
 715         assert(internal_id != -1);
 716
 717         if (internal_id < PERIPHC_VW_FIRST)
 718                 /* L, H, U */
 719                 return &clkrst->crc_clk_src[internal_id];
 720
 721         if (internal_id < PERIPHC_X_FIRST) {
 722                 /* VW */
 723                 internal_id -= PERIPHC_VW_FIRST;
 724                 return &clkrst->crc_clk_src_vw[internal_id];
 725         }
 726
 727         if (internal_id < PERIPHC_Y_FIRST) {
 728                 /* X */
 729                 internal_id -= PERIPHC_X_FIRST;
 730                 return &clkrst->crc_clk_src_x[internal_id];
 731         }
 732
 733         /* Y */
 734         internal_id -= PERIPHC_Y_FIRST;
 735         return &clkrst->crc_clk_src_y[internal_id];
 736 }
 737
 738 int get_periph_clock_info(enum periph_id periph_id, int *mux_bits,
 739                           int *divider_bits, int *type)
 740 {
 741         enum periphc_internal_id internal_id;
 742
 743         if (!clock_periph_id_isvalid(periph_id))
 744                 return -1;
 745
 746         internal_id = INTERNAL_ID(periph_id_to_internal_id[periph_id]);
 747         if (!periphc_internal_id_isvalid(internal_id))
 748                 return -1;
 749
 750         *type = clock_periph_type[internal_id];
 751         if (!clock_type_id_isvalid(*type))
 752                 return -1;
 753
 754         *mux_bits = clock_source[*type][CLOCK_MAX_MUX];
 755
 756         if (*type == CLOCK_TYPE_PC2CC3M_T16)
 757                 *divider_bits = 16;
 758         else
 759                 *divider_bits = 8;
 760
 761         return 0;
 762 }
 763
 764 enum clock_id get_periph_clock_id(enum periph_id periph_id, int source)
 765 {
 766         enum periphc_internal_id internal_id;
 767         int type;
 768
 769         if (!clock_periph_id_isvalid(periph_id))
 770                 return CLOCK_ID_NONE;
 771
 772         internal_id = INTERNAL_ID(periph_id_to_internal_id[periph_id]);
 773         if (!periphc_internal_id_isvalid(internal_id))
 774                 return CLOCK_ID_NONE;
 775
 776         type = clock_periph_type[internal_id];
 777         if (!clock_type_id_isvalid(type))
 778                 return CLOCK_ID_NONE;
 779
 780         return clock_source[type][source];
 781 }
 782
 783 /**
 784  * Given a peripheral ID and the required source clock, this returns which
 785  * value should be programmed into the source mux for that peripheral.
 786  *
 787  * There is special code here to handle the one source type with 5 sources.
 788  *
 789  * @param periph_id     peripheral to start
 790  * @param source        PLL id of required parent clock
 791  * @param mux_bits      Set to number of bits in mux register: 2 or 4
 792  * @param divider_bits Set to number of divider bits (8 or 16)
 793  * @return mux value (0-4, or -1 if not found)
 794  */
 795 int get_periph_clock_source(enum periph_id periph_id,
 796         enum clock_id parent, int *mux_bits, int *divider_bits)
 797 {
 798         enum clock_type_id type;
 799         int mux, err;
 800
 801         err = get_periph_clock_info(periph_id, mux_bits, divider_bits, &type);
 802         assert(!err);
 803
 804         for (mux = 0; mux < CLOCK_MAX_MUX; mux++)
 805                 if (clock_source[type][mux] == parent)
 806                         return mux;
 807
 808         /* if we get here, either us or the caller has made a mistake */
 809         printf("Caller requested bad clock: periph=%d, parent=%d\n", periph_id,
 810                parent);
 811         return -1;
 812 }
 813
 814 void clock_set_enable(enum periph_id periph_id, int enable)
 815 {
 816         struct clk_rst_ctlr *clkrst =
 817                 (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 818         u32 *clk;
 819         u32 reg;
 820
 821         /* Enable/disable the clock to this peripheral */
 822         assert(clock_periph_id_isvalid(periph_id));
 823         if ((int)periph_id < (int)PERIPH_ID_VW_FIRST)
 824                 clk = &clkrst->crc_clk_out_enb[PERIPH_REG(periph_id)];
 825         else if ((int)periph_id < (int)PERIPH_ID_X_FIRST)
 826                 clk = &clkrst->crc_clk_out_enb_vw[PERIPH_REG(periph_id)];
 827         else if ((int)periph_id < (int)PERIPH_ID_Y_FIRST)
 828                 clk = &clkrst->crc_clk_out_enb_x;
 829         else
 830                 clk = &clkrst->crc_clk_out_enb_y;
 831
 832         reg = readl(clk);
 833         if (enable)
 834                 reg |= PERIPH_MASK(periph_id);
 835         else
 836                 reg &= ~PERIPH_MASK(periph_id);
 837         writel(reg, clk);
 838 }
 839
 840 void reset_set_enable(enum periph_id periph_id, int enable)
 841 {
 842         struct clk_rst_ctlr *clkrst =
 843                 (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 844         u32 *reset;
 845         u32 reg;
 846
 847         /* Enable/disable reset to the peripheral */
 848         assert(clock_periph_id_isvalid(periph_id));
 849         if (periph_id < PERIPH_ID_VW_FIRST)
 850                 reset = &clkrst->crc_rst_dev[PERIPH_REG(periph_id)];
 851         else if ((int)periph_id < (int)PERIPH_ID_X_FIRST)
 852                 reset = &clkrst->crc_rst_dev_vw[PERIPH_REG(periph_id)];
 853         else if ((int)periph_id < (int)PERIPH_ID_Y_FIRST)
 854                 reset = &clkrst->crc_rst_devices_x;
 855         else
 856                 reset = &clkrst->crc_rst_devices_y;
 857
 858         reg = readl(reset);
 859         if (enable)
 860                 reg |= PERIPH_MASK(periph_id);
 861         else
 862                 reg &= ~PERIPH_MASK(periph_id);
 863         writel(reg, reset);
 864 }
 865
 866 #ifdef CONFIG_OF_CONTROL
 867 /*
 868  * Convert a device tree clock ID to our peripheral ID. They are mostly
 869  * the same but we are very cautious so we check that a valid clock ID is
 870  * provided.
 871  *
 872  * @param clk_id    Clock ID according to tegra210 device tree binding
 873  * @return peripheral ID, or PERIPH_ID_NONE if the clock ID is invalid
 874  */
 875 enum periph_id clk_id_to_periph_id(int clk_id)
 876 {
 877         if (clk_id > PERIPH_ID_COUNT)
 878                 return PERIPH_ID_NONE;
 879
 880         switch (clk_id) {
 881         case PERIPH_ID_RESERVED4:
 882         case PERIPH_ID_RESERVED25:
 883         case PERIPH_ID_RESERVED35:
 884         case PERIPH_ID_RESERVED36:
 885         case PERIPH_ID_RESERVED38:
 886         case PERIPH_ID_RESERVED43:
 887         case PERIPH_ID_RESERVED49:
 888         case PERIPH_ID_RESERVED53:
 889         case PERIPH_ID_RESERVED64:
 890         case PERIPH_ID_RESERVED84:
 891         case PERIPH_ID_RESERVED85:
 892         case PERIPH_ID_RESERVED86:
 893         case PERIPH_ID_RESERVED88:
 894         case PERIPH_ID_RESERVED90:
 895         case PERIPH_ID_RESERVED92:
 896         case PERIPH_ID_RESERVED93:
 897         case PERIPH_ID_RESERVED94:
 898         case PERIPH_ID_V_RESERVED2:
 899         case PERIPH_ID_V_RESERVED4:
 900         case PERIPH_ID_V_RESERVED17:
 901         case PERIPH_ID_V_RESERVED18:
 902         case PERIPH_ID_V_RESERVED19:
 903         case PERIPH_ID_V_RESERVED20:
 904         case PERIPH_ID_V_RESERVED21:
 905         case PERIPH_ID_V_RESERVED22:
 906         case PERIPH_ID_W_RESERVED2:
 907         case PERIPH_ID_W_RESERVED3:
 908         case PERIPH_ID_W_RESERVED4:
 909         case PERIPH_ID_W_RESERVED5:
 910         case PERIPH_ID_W_RESERVED6:
 911         case PERIPH_ID_W_RESERVED7:
 912         case PERIPH_ID_W_RESERVED9:
 913         case PERIPH_ID_W_RESERVED10:
 914         case PERIPH_ID_W_RESERVED11:
 915         case PERIPH_ID_W_RESERVED12:
 916         case PERIPH_ID_W_RESERVED13:
 917         case PERIPH_ID_W_RESERVED15:
 918         case PERIPH_ID_W_RESERVED16:
 919         case PERIPH_ID_W_RESERVED17:
 920         case PERIPH_ID_W_RESERVED18:
 921         case PERIPH_ID_W_RESERVED19:
 922         case PERIPH_ID_W_RESERVED20:
 923         case PERIPH_ID_W_RESERVED23:
 924         case PERIPH_ID_W_RESERVED29:
 925         case PERIPH_ID_W_RESERVED30:
 926         case PERIPH_ID_W_RESERVED31:
 927                 return PERIPH_ID_NONE;
 928         default:
 929                 return clk_id;
 930         }
 931 }
 932 #endif /* CONFIG_OF_CONTROL */
 933
 934 /*
 935  * T210 redefines PLLP_OUT2 as PLLP_VCO/DIVP, so do different OUT1-4 setup here.
 936  * PLLP_BASE/MISC/etc. is already set up for 408MHz in the BootROM.
 937  */
 938 void tegra210_setup_pllp(void)
 939 {
 940         struct clk_rst_ctlr *clkrst = (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 941         u32 reg;
 942
 943         /* Set PLLP_OUT1, 3 & 4 freqs to 9.6, 102 & 204MHz */
 944
 945         /* OUT1 */
 946         /* Assert RSTN before enable */
 947         reg = PLLP_OUT1_RSTN_EN;
 948         writel(reg, &clkrst->crc_pll[CLOCK_ID_PERIPH].pll_out[0]);
 949         /* Set divisor and reenable */
 950         reg = (IN_408_OUT_9_6_DIVISOR << PLLP_OUT1_RATIO)
 951                 | PLLP_OUT1_OVR | PLLP_OUT1_CLKEN | PLLP_OUT1_RSTN_DIS;
 952         writel(reg, &clkrst->crc_pll[CLOCK_ID_PERIPH].pll_out[0]);
 953
 954         /* OUT3, 4 */
 955         /* Assert RSTN before enable */
 956         reg = PLLP_OUT4_RSTN_EN | PLLP_OUT3_RSTN_EN;
 957         writel(reg, &clkrst->crc_pll[CLOCK_ID_PERIPH].pll_out[1]);
 958         /* Set divisor and reenable */
 959         reg = (IN_408_OUT_204_DIVISOR << PLLP_OUT4_RATIO)
 960                 | PLLP_OUT4_OVR | PLLP_OUT4_CLKEN | PLLP_OUT4_RSTN_DIS
 961                 | (IN_408_OUT_102_DIVISOR << PLLP_OUT3_RATIO)
 962                 | PLLP_OUT3_OVR | PLLP_OUT3_CLKEN | PLLP_OUT3_RSTN_DIS;
 963         writel(reg, &clkrst->crc_pll[CLOCK_ID_PERIPH].pll_out[1]);
 964
 965         /*
 966          * NOTE: If you want to change PLLP_OUT2 away from 204MHz,
 967          * you can change PLLP_BASE DIVP here. Currently defaults
 968          * to 1, which is 2^1, or 2, so PLLP_OUT2 is 204MHz.
 969          * See Table 13 in section 5.1.4 in T210 TRM for more info.
 970          */
 971 }
 972
 973 void clock_early_init(void)
 974 {
 975         struct clk_rst_ctlr *clkrst =
 976                 (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 977         struct clk_pll_info *pllinfo = &tegra_pll_info_table[CLOCK_ID_DISPLAY];
 978         u32 data;
 979
 980         tegra210_setup_pllp();
 981
 982         /*
 983          * PLLC output frequency set to 600Mhz
 984          * PLLD output frequency set to 925Mhz
 985          */
 986         switch (clock_get_osc_freq()) {
 987         case CLOCK_OSC_FREQ_12_0: /* OSC is 12Mhz */
 988                 clock_set_rate(CLOCK_ID_CGENERAL, 600, 12, 0, 8);
 989                 clock_set_rate(CLOCK_ID_DISPLAY, 925, 12, 0, 12);
 990                 break;
 991
 992         case CLOCK_OSC_FREQ_26_0: /* OSC is 26Mhz */
 993                 clock_set_rate(CLOCK_ID_CGENERAL, 600, 26, 0, 8);
 994                 clock_set_rate(CLOCK_ID_DISPLAY, 925, 26, 0, 12);
 995                 break;
 996
 997         case CLOCK_OSC_FREQ_13_0: /* OSC is 13Mhz */
 998                 clock_set_rate(CLOCK_ID_CGENERAL, 600, 13, 0, 8);
 999                 clock_set_rate(CLOCK_ID_DISPLAY, 925, 13, 0, 12);
1000                 break;
1001         case CLOCK_OSC_FREQ_19_2:
1002                 clock_set_rate(CLOCK_ID_CGENERAL, 125, 4, 0, 0);
1003                 clock_set_rate(CLOCK_ID_DISPLAY, 96, 2, 0, 12);
1004                 break;
1005         case CLOCK_OSC_FREQ_38_4:
1006                 clock_set_rate(CLOCK_ID_CGENERAL, 125, 8, 0, 0);
1007                 clock_set_rate(CLOCK_ID_DISPLAY, 96, 4, 0, 0);
1008                 break;
1009         default:
1010                 /*
1011                  * These are not supported. It is too early to print a
1012                  * message and the UART likely won't work anyway due to the
1013                  * oscillator being wrong.
1014                  */
1015                 break;
1016         }
1017
1018         /* PLLC_MISC1: Turn IDDQ off. NOTE: T210 PLLC_MISC_1 maps to pll_misc */
1019         clrbits_le32(&clkrst->crc_pll[CLOCK_ID_CGENERAL].pll_misc,
1020                      (1 << PLLC_IDDQ));
1021         udelay(2);
1022
1023         /*
1024          * PLLC_MISC: Take PLLC out of reset. NOTE: T210 PLLC_MISC maps
1025          * to pll_out[1]
1026          */
1027         clrbits_le32(&clkrst->crc_pll[CLOCK_ID_CGENERAL].pll_out[1],
1028                      (1 << PLLC_RESET));
1029         udelay(2);
1030
1031         /* PLLD_MISC: Set CLKENABLE and LOCK_DETECT bits */
1032         data = (1 << PLLD_ENABLE_CLK) | (1 << pllinfo->lock_ena);
1033         writel(data, &clkrst->crc_pll[CLOCK_ID_DISPLAY].pll_misc);
1034         udelay(2);
1035 }
1036
1037 unsigned int clk_m_get_rate(unsigned parent_rate)
1038 {
1039         struct clk_rst_ctlr *clkrst = (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
1040         u32 value, div;
1041
1042         value = readl(&clkrst->crc_spare_reg0);
1043         div = ((value >> 2) & 0x3) + 1;
1044
1045         return parent_rate / div;
1046 }
1047
1048 void arch_timer_init(void)
1049 {
1050         struct sysctr_ctlr *sysctr = (struct sysctr_ctlr *)NV_PA_TSC_BASE;
1051         u32 freq, val;
1052
1053         freq = clock_get_rate(CLOCK_ID_CLK_M);
1054         debug("%s: clk_m freq is %dHz [0x%08X]\n", __func__, freq, freq);
1055
1056         if (current_el() == 3)
1057                 asm("msr cntfrq_el0, %0\n" : : "r" (freq));
1058
1059         /* Only Tegra114+ has the System Counter regs */
1060         debug("%s: setting CNTFID0 to 0x%08X\n", __func__, freq);
1061         writel(freq, &sysctr->cntfid0);
1062
1063         val = readl(&sysctr->cntcr);
1064         val |= TSC_CNTCR_ENABLE | TSC_CNTCR_HDBG;
1065         writel(val, &sysctr->cntcr);
1066         debug("%s: TSC CNTCR = 0x%08X\n", __func__, val);
1067 }
1068
1069 #define PLLREFE_MISC                    0x4c8
1070 #define  PLLREFE_MISC_LOCK              BIT(27)
1071 #define  PLLREFE_MISC_IDDQ              BIT(24)
1072
1073 #define PLLREFE_BASE                    0x4c4
1074 #define  PLLREFE_BASE_BYPASS            BIT(31)
1075 #define  PLLREFE_BASE_ENABLE            BIT(30)
1076 #define  PLLREFE_BASE_REF_DIS           BIT(29)
1077 #define  PLLREFE_BASE_KCP(kcp)          (((kcp) & 0x3) << 27)
1078 #define  PLLREFE_BASE_KVCO              BIT(26)
1079 #define  PLLREFE_BASE_DIVP(p)           (((p) & 0x1f) << 16)
1080 #define  PLLREFE_BASE_DIVN(n)           (((n) & 0xff) << 8)
1081 #define  PLLREFE_BASE_DIVM(m)           (((m) & 0xff) << 0)
1082
1083 static int tegra_pllref_enable(void)
1084 {
1085         u32 value;
1086         unsigned long start;
1087
1088         /*
1089          * This sequence comes from Tegra X1 TRM section "Cold Boot, with no
1090          * Recovery Mode or Boot from USB", sub-section "PLLREFE".
1091          */
1092
1093         value = readl(NV_PA_CLK_RST_BASE + PLLREFE_MISC);
1094         value &= ~PLLREFE_MISC_IDDQ;
1095         writel(value, NV_PA_CLK_RST_BASE + PLLREFE_MISC);
1096
1097         udelay(5);
1098
1099         value = PLLREFE_BASE_ENABLE |
1100                 PLLREFE_BASE_KCP(0) |
1101                 PLLREFE_BASE_DIVP(0) |
1102                 PLLREFE_BASE_DIVN(0x41) |
1103                 PLLREFE_BASE_DIVM(4);
1104         writel(value, NV_PA_CLK_RST_BASE + PLLREFE_BASE);
1105
1106         debug("waiting for pllrefe lock\n");
1107         start = get_timer(0);
1108         while (get_timer(start) < 250) {
1109                 value = readl(NV_PA_CLK_RST_BASE + PLLREFE_MISC);
1110                 if (value & PLLREFE_MISC_LOCK)
1111                         break;
1112         }
1113         if (!(value & PLLREFE_MISC_LOCK)) {
1114                 debug("  timeout\n");
1115                 return -ETIMEDOUT;
1116         }
1117         debug("  done\n");
1118
1119         return 0;
1120 }
1121
1122 #define PLLE_SS_CNTL 0x68
1123 #define  PLLE_SS_CNTL_SSCINCINTR(x) (((x) & 0x3f) << 24)
1124 #define  PLLE_SS_CNTL_SSCINC(x) (((x) & 0xff) << 16)
1125 #define  PLLE_SS_CNTL_SSCINVERT (1 << 15)
1126 #define  PLLE_SS_CNTL_SSCCENTER (1 << 14)
1127 #define  PLLE_SS_CNTL_SSCBYP (1 << 12)
1128 #define  PLLE_SS_CNTL_INTERP_RESET (1 << 11)
1129 #define  PLLE_SS_CNTL_BYPASS_SS (1 << 10)
1130 #define  PLLE_SS_CNTL_SSCMAX(x) (((x) & 0x1ff) << 0)
1131
1132 #define PLLE_BASE 0x0e8
1133 #define  PLLE_BASE_ENABLE (1 << 31)
1134 #define  PLLE_BASE_PLDIV_CML(x) (((x) & 0x1f) << 24)
1135 #define  PLLE_BASE_NDIV(x) (((x) & 0xff) << 8)
1136 #define  PLLE_BASE_MDIV(x) (((x) & 0xff) << 0)
1137
1138 #define PLLE_MISC 0x0ec
1139 #define  PLLE_MISC_IDDQ_SWCTL (1 << 14)
1140 #define  PLLE_MISC_IDDQ_OVERRIDE_VALUE (1 << 13)
1141 #define  PLLE_MISC_LOCK (1 << 11)
1142 #define  PLLE_PTS (1 << 8)
1143 #define  PLLE_MISC_KCP(x) (((x) & 0x3) << 6)
1144 #define  PLLE_MISC_VREG_CTRL(x) (((x) & 0x3) << 2)
1145 #define  PLLE_MISC_KVCO (1 << 0)
1146
1147 #define PLLE_AUX 0x48c
1148 #define  PLLE_AUX_SS_SEQ_INCLUDE (1 << 31)
1149 #define  PLLE_AUX_REF_SEL_PLLREFE (1 << 28)
1150 #define  PLLE_AUX_SEQ_ENABLE (1 << 24)
1151 #define  PLLE_AUX_SS_SWCTL (1 << 6)
1152 #define  PLLE_AUX_ENABLE_SWCTL (1 << 4)
1153 #define  PLLE_AUX_USE_LOCKDET (1 << 3)
1154
1155 int tegra_plle_enable(void)
1156 {
1157         u32 value;
1158         unsigned long start;
1159
1160         /* PLLREF feeds PLLE */
1161         tegra_pllref_enable();
1162
1163         /*
1164          * This sequence comes from Tegra X1 TRM section "Cold Boot, with no
1165          * Recovery Mode or Boot from USB", sub-section "PLLEs".
1166          */
1167
1168         /* 1. Select XTAL as the source */
1169
1170         value = readl(NV_PA_CLK_RST_BASE + PLLE_AUX);
1171         value &= ~PLLE_AUX_REF_SEL_PLLREFE;
1172         writel(value, NV_PA_CLK_RST_BASE + PLLE_AUX);
1173
1174         value = readl(NV_PA_CLK_RST_BASE + PLLE_MISC);
1175         value &= ~PLLE_MISC_IDDQ_OVERRIDE_VALUE;
1176         writel(value, NV_PA_CLK_RST_BASE + PLLE_MISC);
1177
1178         /* 2. Wait 5 us */
1179         udelay(5);
1180
1181         /*
1182          * 3. Program the following registers to generate a low jitter 100MHz
1183          * clock.
1184          */
1185
1186         value = readl(NV_PA_CLK_RST_BASE + PLLE_BASE);
1187         value &= ~PLLE_BASE_PLDIV_CML(0x1f);
1188         value &= ~PLLE_BASE_NDIV(0xff);
1189         value &= ~PLLE_BASE_MDIV(0xff);
1190         value |= PLLE_BASE_PLDIV_CML(0xe);
1191         value |= PLLE_BASE_NDIV(0x7d);
1192         value |= PLLE_BASE_MDIV(2);
1193         writel(value, NV_PA_CLK_RST_BASE + PLLE_BASE);
1194
1195         value = readl(NV_PA_CLK_RST_BASE + PLLE_MISC);
1196         value |= PLLE_PTS;
1197         value &= ~PLLE_MISC_KCP(3);
1198         value &= ~PLLE_MISC_VREG_CTRL(3);
1199         value &= ~PLLE_MISC_KVCO;
1200         writel(value, NV_PA_CLK_RST_BASE + PLLE_MISC);
1201
1202         value = readl(NV_PA_CLK_RST_BASE + PLLE_BASE);
1203         value |= PLLE_BASE_ENABLE;
1204         writel(value, NV_PA_CLK_RST_BASE + PLLE_BASE);
1205
1206         /* 4. Wait for LOCK */
1207
1208         debug("waiting for plle lock\n");
1209         start = get_timer(0);
1210         while (get_timer(start) < 250) {
1211                 value = readl(NV_PA_CLK_RST_BASE + PLLE_MISC);
1212                 if (value & PLLE_MISC_LOCK)
1213                         break;
1214         }
1215         if (!(value & PLLE_MISC_LOCK)) {
1216                 debug("  timeout\n");
1217                 return -ETIMEDOUT;
1218         }
1219         debug("  done\n");
1220
1221         /* 5. Enable SSA */
1222
1223         value = readl(NV_PA_CLK_RST_BASE + PLLE_SS_CNTL);
1224         value &= ~PLLE_SS_CNTL_SSCINC(0xff);
1225         value |= PLLE_SS_CNTL_SSCINC(1);
1226         value &= ~PLLE_SS_CNTL_SSCINCINTR(0x3f);
1227         value |= PLLE_SS_CNTL_SSCINCINTR(0x23);
1228         value &= ~PLLE_SS_CNTL_SSCMAX(0x1fff);
1229         value |= PLLE_SS_CNTL_SSCMAX(0x21);
1230         value &= ~PLLE_SS_CNTL_SSCINVERT;
1231         value &= ~PLLE_SS_CNTL_SSCCENTER;
1232         value &= ~PLLE_SS_CNTL_BYPASS_SS;
1233         value &= ~PLLE_SS_CNTL_SSCBYP;
1234         writel(value, NV_PA_CLK_RST_BASE + PLLE_SS_CNTL);
1235
1236         /* 6. Wait 300 ns */
1237
1238         udelay(1);
1239         value &= ~PLLE_SS_CNTL_INTERP_RESET;
1240         writel(value, NV_PA_CLK_RST_BASE + PLLE_SS_CNTL);
1241
1242         return 0;
1243 }
1244
1245 struct periph_clk_init periph_clk_init_table[] = {
1246         { PERIPH_ID_SBC1, CLOCK_ID_PERIPH },
1247         { PERIPH_ID_SBC2, CLOCK_ID_PERIPH },
1248         { PERIPH_ID_SBC3, CLOCK_ID_PERIPH },
1249         { PERIPH_ID_SBC4, CLOCK_ID_PERIPH },
1250         { PERIPH_ID_SBC5, CLOCK_ID_PERIPH },
1251         { PERIPH_ID_SBC6, CLOCK_ID_PERIPH },
1252         { PERIPH_ID_HOST1X, CLOCK_ID_PERIPH },
1253         { PERIPH_ID_SDMMC1, CLOCK_ID_PERIPH },
1254         { PERIPH_ID_SDMMC2, CLOCK_ID_PERIPH },
1255         { PERIPH_ID_SDMMC3, CLOCK_ID_PERIPH },
1256         { PERIPH_ID_SDMMC4, CLOCK_ID_PERIPH },
1257         { PERIPH_ID_PWM, CLOCK_ID_SFROM32KHZ },
1258         { PERIPH_ID_I2C1, CLOCK_ID_PERIPH },
1259         { PERIPH_ID_I2C2, CLOCK_ID_PERIPH },
1260         { PERIPH_ID_I2C3, CLOCK_ID_PERIPH },
1261         { PERIPH_ID_I2C4, CLOCK_ID_PERIPH },
1262         { PERIPH_ID_I2C5, CLOCK_ID_PERIPH },
1263         { PERIPH_ID_I2C6, CLOCK_ID_PERIPH },
1264         { -1, },
1265 };