arch/arm/mach-tegra/tegra20/clock.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (c) 2011 The Chromium OS Authors.
   4  * (C) Copyright 2010-2015
   5  * NVIDIA Corporation <www.nvidia.com>
   6  */
   7
   8 /* Tegra20 Clock control functions */
   9
  10 #include <common.h>
  11 #include <errno.h>
  12 #include <init.h>
  13 #include <log.h>
  14 #include <asm/io.h>
  15 #include <asm/arch/clock.h>
  16 #include <asm/arch/tegra.h>
  17 #include <asm/arch-tegra/clk_rst.h>
  18 #include <asm/arch-tegra/timer.h>
  19 #include <div64.h>
  20 #include <fdtdec.h>
  21
  22 /*
  23  * Clock types that we can use as a source. The Tegra20 has muxes for the
  24  * peripheral clocks, and in most cases there are four options for the clock
  25  * source. This gives us a clock 'type' and exploits what commonality exists
  26  * in the device.
  27  *
  28  * Letters are obvious, except for T which means CLK_M, and S which means the
  29  * clock derived from 32KHz. Beware that CLK_M (also called OSC in the
  30  * datasheet) and PLL_M are different things. The former is the basic
  31  * clock supplied to the SOC from an external oscillator. The latter is the
  32  * memory clock PLL.
  33  *
  34  * See definitions in clock_id in the header file.
  35  */
  36 enum clock_type_id {
  37         CLOCK_TYPE_AXPT,        /* PLL_A, PLL_X, PLL_P, CLK_M */
  38         CLOCK_TYPE_MCPA,        /* and so on */
  39         CLOCK_TYPE_MCPT,
  40         CLOCK_TYPE_PCM,
  41         CLOCK_TYPE_PCMT,
  42         CLOCK_TYPE_PCMT16,      /* CLOCK_TYPE_PCMT with 16-bit divider */
  43         CLOCK_TYPE_PCXTS,
  44         CLOCK_TYPE_PDCT,
  45
  46         CLOCK_TYPE_COUNT,
  47         CLOCK_TYPE_NONE = -1,   /* invalid clock type */
  48 };
  49
  50 enum {
  51         CLOCK_MAX_MUX   = 4     /* number of source options for each clock */
  52 };
  53
  54 /*
  55  * Clock source mux for each clock type. This just converts our enum into
  56  * a list of mux sources for use by the code. Note that CLOCK_TYPE_PCXTS
  57  * is special as it has 5 sources. Since it also has a different number of
  58  * bits in its register for the source, we just handle it with a special
  59  * case in the code.
  60  */
  61 #define CLK(x) CLOCK_ID_ ## x
  62 static enum clock_id clock_source[CLOCK_TYPE_COUNT][CLOCK_MAX_MUX] = {
  63         { CLK(AUDIO),   CLK(XCPU),      CLK(PERIPH),    CLK(OSC)        },
  64         { CLK(MEMORY),  CLK(CGENERAL),  CLK(PERIPH),    CLK(AUDIO)      },
  65         { CLK(MEMORY),  CLK(CGENERAL),  CLK(PERIPH),    CLK(OSC)        },
  66         { CLK(PERIPH),  CLK(CGENERAL),  CLK(MEMORY),    CLK(NONE)       },
  67         { CLK(PERIPH),  CLK(CGENERAL),  CLK(MEMORY),    CLK(OSC)        },
  68         { CLK(PERIPH),  CLK(CGENERAL),  CLK(MEMORY),    CLK(OSC)        },
  69         { CLK(PERIPH),  CLK(CGENERAL),  CLK(XCPU),      CLK(OSC)        },
  70         { CLK(PERIPH),  CLK(DISPLAY),   CLK(CGENERAL),  CLK(OSC)        },
  71 };
  72
  73 /*
  74  * Clock peripheral IDs which sadly don't match up with PERIPH_ID. This is
  75  * not in the header file since it is for purely internal use - we want
  76  * callers to use the PERIPH_ID for all access to peripheral clocks to avoid
  77  * confusion bewteen PERIPH_ID_... and PERIPHC_...
  78  *
  79  * We don't call this CLOCK_PERIPH_ID or PERIPH_CLOCK_ID as it would just be
  80  * confusing.
  81  *
  82  * Note to SOC vendors: perhaps define a unified numbering for peripherals and
  83  * use it for reset, clock enable, clock source/divider and even pinmuxing
  84  * if you can.
  85  */
  86 enum periphc_internal_id {
  87         /* 0x00 */
  88         PERIPHC_I2S1,
  89         PERIPHC_I2S2,
  90         PERIPHC_SPDIF_OUT,
  91         PERIPHC_SPDIF_IN,
  92         PERIPHC_PWM,
  93         PERIPHC_SPI1,
  94         PERIPHC_SPI2,
  95         PERIPHC_SPI3,
  96
  97         /* 0x08 */
  98         PERIPHC_XIO,
  99         PERIPHC_I2C1,
 100         PERIPHC_DVC_I2C,
 101         PERIPHC_TWC,
 102         PERIPHC_0c,
 103         PERIPHC_10,     /* PERIPHC_SPI1, what is this really? */
 104         PERIPHC_DISP1,
 105         PERIPHC_DISP2,
 106
 107         /* 0x10 */
 108         PERIPHC_CVE,
 109         PERIPHC_IDE0,
 110         PERIPHC_VI,
 111         PERIPHC_1c,
 112         PERIPHC_SDMMC1,
 113         PERIPHC_SDMMC2,
 114         PERIPHC_G3D,
 115         PERIPHC_G2D,
 116
 117         /* 0x18 */
 118         PERIPHC_NDFLASH,
 119         PERIPHC_SDMMC4,
 120         PERIPHC_VFIR,
 121         PERIPHC_EPP,
 122         PERIPHC_MPE,
 123         PERIPHC_MIPI,
 124         PERIPHC_UART1,
 125         PERIPHC_UART2,
 126
 127         /* 0x20 */
 128         PERIPHC_HOST1X,
 129         PERIPHC_21,
 130         PERIPHC_TVO,
 131         PERIPHC_HDMI,
 132         PERIPHC_24,
 133         PERIPHC_TVDAC,
 134         PERIPHC_I2C2,
 135         PERIPHC_EMC,
 136
 137         /* 0x28 */
 138         PERIPHC_UART3,
 139         PERIPHC_29,
 140         PERIPHC_VI_SENSOR,
 141         PERIPHC_2b,
 142         PERIPHC_2c,
 143         PERIPHC_SPI4,
 144         PERIPHC_I2C3,
 145         PERIPHC_SDMMC3,
 146
 147         /* 0x30 */
 148         PERIPHC_UART4,
 149         PERIPHC_UART5,
 150         PERIPHC_VDE,
 151         PERIPHC_OWR,
 152         PERIPHC_NOR,
 153         PERIPHC_CSITE,
 154
 155         PERIPHC_COUNT,
 156
 157         PERIPHC_NONE = -1,
 158 };
 159
 160 /*
 161  * Clock type for each peripheral clock source. We put the name in each
 162  * record just so it is easy to match things up
 163  */
 164 #define TYPE(name, type) type
 165 static enum clock_type_id clock_periph_type[PERIPHC_COUNT] = {
 166         /* 0x00 */
 167         TYPE(PERIPHC_I2S1,      CLOCK_TYPE_AXPT),
 168         TYPE(PERIPHC_I2S2,      CLOCK_TYPE_AXPT),
 169         TYPE(PERIPHC_SPDIF_OUT, CLOCK_TYPE_AXPT),
 170         TYPE(PERIPHC_SPDIF_IN,  CLOCK_TYPE_PCM),
 171         TYPE(PERIPHC_PWM,       CLOCK_TYPE_PCXTS),
 172         TYPE(PERIPHC_SPI1,      CLOCK_TYPE_PCMT),
 173         TYPE(PERIPHC_SPI22,     CLOCK_TYPE_PCMT),
 174         TYPE(PERIPHC_SPI3,      CLOCK_TYPE_PCMT),
 175
 176         /* 0x08 */
 177         TYPE(PERIPHC_XIO,       CLOCK_TYPE_PCMT),
 178         TYPE(PERIPHC_I2C1,      CLOCK_TYPE_PCMT16),
 179         TYPE(PERIPHC_DVC_I2C,   CLOCK_TYPE_PCMT16),
 180         TYPE(PERIPHC_TWC,       CLOCK_TYPE_PCMT),
 181         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 182         TYPE(PERIPHC_SPI1,      CLOCK_TYPE_PCMT),
 183         TYPE(PERIPHC_DISP1,     CLOCK_TYPE_PDCT),
 184         TYPE(PERIPHC_DISP2,     CLOCK_TYPE_PDCT),
 185
 186         /* 0x10 */
 187         TYPE(PERIPHC_CVE,       CLOCK_TYPE_PDCT),
 188         TYPE(PERIPHC_IDE0,      CLOCK_TYPE_PCMT),
 189         TYPE(PERIPHC_VI,        CLOCK_TYPE_MCPA),
 190         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 191         TYPE(PERIPHC_SDMMC1,    CLOCK_TYPE_PCMT),
 192         TYPE(PERIPHC_SDMMC2,    CLOCK_TYPE_PCMT),
 193         TYPE(PERIPHC_G3D,       CLOCK_TYPE_MCPA),
 194         TYPE(PERIPHC_G2D,       CLOCK_TYPE_MCPA),
 195
 196         /* 0x18 */
 197         TYPE(PERIPHC_NDFLASH,   CLOCK_TYPE_PCMT),
 198         TYPE(PERIPHC_SDMMC4,    CLOCK_TYPE_PCMT),
 199         TYPE(PERIPHC_VFIR,      CLOCK_TYPE_PCMT),
 200         TYPE(PERIPHC_EPP,       CLOCK_TYPE_MCPA),
 201         TYPE(PERIPHC_MPE,       CLOCK_TYPE_MCPA),
 202         TYPE(PERIPHC_MIPI,      CLOCK_TYPE_PCMT),
 203         TYPE(PERIPHC_UART1,     CLOCK_TYPE_PCMT),
 204         TYPE(PERIPHC_UART2,     CLOCK_TYPE_PCMT),
 205
 206         /* 0x20 */
 207         TYPE(PERIPHC_HOST1X,    CLOCK_TYPE_MCPA),
 208         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 209         TYPE(PERIPHC_TVO,       CLOCK_TYPE_PDCT),
 210         TYPE(PERIPHC_HDMI,      CLOCK_TYPE_PDCT),
 211         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 212         TYPE(PERIPHC_TVDAC,     CLOCK_TYPE_PDCT),
 213         TYPE(PERIPHC_I2C2,      CLOCK_TYPE_PCMT16),
 214         TYPE(PERIPHC_EMC,       CLOCK_TYPE_MCPT),
 215
 216         /* 0x28 */
 217         TYPE(PERIPHC_UART3,     CLOCK_TYPE_PCMT),
 218         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 219         TYPE(PERIPHC_VI,        CLOCK_TYPE_MCPA),
 220         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 221         TYPE(PERIPHC_NONE,      CLOCK_TYPE_NONE),
 222         TYPE(PERIPHC_SPI4,      CLOCK_TYPE_PCMT),
 223         TYPE(PERIPHC_I2C3,      CLOCK_TYPE_PCMT16),
 224         TYPE(PERIPHC_SDMMC3,    CLOCK_TYPE_PCMT),
 225
 226         /* 0x30 */
 227         TYPE(PERIPHC_UART4,     CLOCK_TYPE_PCMT),
 228         TYPE(PERIPHC_UART5,     CLOCK_TYPE_PCMT),
 229         TYPE(PERIPHC_VDE,       CLOCK_TYPE_PCMT),
 230         TYPE(PERIPHC_OWR,       CLOCK_TYPE_PCMT),
 231         TYPE(PERIPHC_NOR,       CLOCK_TYPE_PCMT),
 232         TYPE(PERIPHC_CSITE,     CLOCK_TYPE_PCMT),
 233 };
 234
 235 /*
 236  * This array translates a periph_id to a periphc_internal_id
 237  *
 238  * Not present/matched up:
 239  *      uint vi_sensor;  _VI_SENSOR_0,          0x1A8
 240  *      SPDIF - which is both 0x08 and 0x0c
 241  *
 242  */
 243 #define NONE(name) (-1)
 244 #define OFFSET(name, value) PERIPHC_ ## name
 245 static s8 periph_id_to_internal_id[PERIPH_ID_COUNT] = {
 246         /* Low word: 31:0 */
 247         NONE(CPU),
 248         NONE(RESERVED1),
 249         NONE(RESERVED2),
 250         NONE(AC97),
 251         NONE(RTC),
 252         NONE(TMR),
 253         PERIPHC_UART1,
 254         PERIPHC_UART2,  /* and vfir 0x68 */
 255
 256         /* 0x08 */
 257         NONE(GPIO),
 258         PERIPHC_SDMMC2,
 259         NONE(SPDIF),            /* 0x08 and 0x0c, unclear which to use */
 260         PERIPHC_I2S1,
 261         PERIPHC_I2C1,
 262         PERIPHC_NDFLASH,
 263         PERIPHC_SDMMC1,
 264         PERIPHC_SDMMC4,
 265
 266         /* 0x10 */
 267         PERIPHC_TWC,
 268         PERIPHC_PWM,
 269         PERIPHC_I2S2,
 270         PERIPHC_EPP,
 271         PERIPHC_VI,
 272         PERIPHC_G2D,
 273         NONE(USBD),
 274         NONE(ISP),
 275
 276         /* 0x18 */
 277         PERIPHC_G3D,
 278         PERIPHC_IDE0,
 279         PERIPHC_DISP2,
 280         PERIPHC_DISP1,
 281         PERIPHC_HOST1X,
 282         NONE(VCP),
 283         NONE(RESERVED30),
 284         NONE(CACHE2),
 285
 286         /* Middle word: 63:32 */
 287         NONE(MEM),
 288         NONE(AHBDMA),
 289         NONE(APBDMA),
 290         NONE(RESERVED35),
 291         NONE(KBC),
 292         NONE(STAT_MON),
 293         NONE(PMC),
 294         NONE(FUSE),
 295
 296         /* 0x28 */
 297         NONE(KFUSE),
 298         NONE(SBC1),     /* SBC1, 0x34, is this SPI1? */
 299         PERIPHC_NOR,
 300         PERIPHC_SPI1,
 301         PERIPHC_SPI2,
 302         PERIPHC_XIO,
 303         PERIPHC_SPI3,
 304         PERIPHC_DVC_I2C,
 305
 306         /* 0x30 */
 307         NONE(DSI),
 308         PERIPHC_TVO,    /* also CVE 0x40 */
 309         PERIPHC_MIPI,
 310         PERIPHC_HDMI,
 311         PERIPHC_CSITE,
 312         PERIPHC_TVDAC,
 313         PERIPHC_I2C2,
 314         PERIPHC_UART3,
 315
 316         /* 0x38 */
 317         NONE(RESERVED56),
 318         PERIPHC_EMC,
 319         NONE(USB2),
 320         NONE(USB3),
 321         PERIPHC_MPE,
 322         PERIPHC_VDE,
 323         NONE(BSEA),
 324         NONE(BSEV),
 325
 326         /* Upper word 95:64 */
 327         NONE(SPEEDO),
 328         PERIPHC_UART4,
 329         PERIPHC_UART5,
 330         PERIPHC_I2C3,
 331         PERIPHC_SPI4,
 332         PERIPHC_SDMMC3,
 333         NONE(PCIE),
 334         PERIPHC_OWR,
 335
 336         /* 0x48 */
 337         NONE(AFI),
 338         NONE(CORESIGHT),
 339         NONE(PCIEXCLK),
 340         NONE(AVPUCQ),
 341         NONE(RESERVED76),
 342         NONE(RESERVED77),
 343         NONE(RESERVED78),
 344         NONE(RESERVED79),
 345
 346         /* 0x50 */
 347         NONE(RESERVED80),
 348         NONE(RESERVED81),
 349         NONE(RESERVED82),
 350         NONE(RESERVED83),
 351         NONE(IRAMA),
 352         NONE(IRAMB),
 353         NONE(IRAMC),
 354         NONE(IRAMD),
 355
 356         /* 0x58 */
 357         NONE(CRAM2),
 358 };
 359
 360 /*
 361  * PLL divider shift/mask tables for all PLL IDs.
 362  */
 363 struct clk_pll_info tegra_pll_info_table[CLOCK_ID_PLL_COUNT] = {
 364         /*
 365          * T20 and T25
 366          * NOTE: If kcp_mask/kvco_mask == 0, they're not used in that PLL (PLLX, etc.)
 367          *       If lock_ena or lock_det are >31, they're not used in that PLL.
 368          */
 369
 370         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 8, .n_mask = 0x3FF,  .p_shift = 20, .p_mask = 0x0F,
 371           .lock_ena = 24, .lock_det = 27, .kcp_shift = 28, .kcp_mask = 3, .kvco_shift = 27, .kvco_mask = 1 },   /* PLLC */
 372         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 8, .n_mask = 0x3FF,  .p_shift = 0,  .p_mask = 0,
 373           .lock_ena = 0,  .lock_det = 27, .kcp_shift = 1, .kcp_mask = 3, .kvco_shift = 0, .kvco_mask = 1 },     /* PLLM */
 374         { .m_shift = 0, .m_mask = 0x1F, .n_shift = 8, .n_mask = 0x3FF, .p_shift = 20, .p_mask = 0x07,
 375           .lock_ena = 18, .lock_det = 27, .kcp_shift = 8, .kcp_mask = 0xF, .kvco_shift = 4, .kvco_mask = 0xF }, /* PLLP */
 376         { .m_shift = 0, .m_mask = 0x1F, .n_shift = 8, .n_mask = 0x3FF, .p_shift = 20, .p_mask = 0x07,
 377           .lock_ena = 18, .lock_det = 27, .kcp_shift = 8, .kcp_mask = 0xF, .kvco_shift = 4, .kvco_mask = 0xF }, /* PLLA */
 378         { .m_shift = 0, .m_mask = 0x1F, .n_shift = 8, .n_mask = 0x3FF, .p_shift = 20, .p_mask = 0x01,
 379           .lock_ena = 22, .lock_det = 27, .kcp_shift = 8, .kcp_mask = 0xF, .kvco_shift = 4, .kvco_mask = 0xF }, /* PLLU */
 380         { .m_shift = 0, .m_mask = 0x1F, .n_shift = 8, .n_mask = 0x3FF, .p_shift = 20, .p_mask = 0x07,
 381           .lock_ena = 22, .lock_det = 27, .kcp_shift = 8, .kcp_mask = 0xF, .kvco_shift = 4, .kvco_mask = 0xF }, /* PLLD */
 382         { .m_shift = 0, .m_mask = 0x1F, .n_shift = 8, .n_mask = 0x3FF,  .p_shift = 20, .p_mask = 0x0F,
 383           .lock_ena = 18, .lock_det = 27, .kcp_shift = 8, .kcp_mask = 0xF, .kvco_shift = 0, .kvco_mask = 0 },   /* PLLX */
 384         { .m_shift = 0, .m_mask = 0xFF, .n_shift = 8, .n_mask = 0xFF,  .p_shift = 0,  .p_mask = 0,
 385           .lock_ena = 9,  .lock_det = 11, .kcp_shift = 6, .kcp_mask = 3, .kvco_shift = 0, .kvco_mask = 1 },     /* PLLE */
 386         { .m_shift = 0, .m_mask = 0x0F, .n_shift = 8, .n_mask = 0x3FF, .p_shift = 20, .p_mask = 0x07,
 387           .lock_ena = 18, .lock_det = 0, .kcp_shift = 8, .kcp_mask = 0xF, .kvco_shift = 4, .kvco_mask = 0xF },  /* PLLS */
 388 };
 389
 390 /*
 391  * Get the oscillator frequency, from the corresponding hardware configuration
 392  * field. T20 has 4 frequencies that it supports.
 393  */
 394 enum clock_osc_freq clock_get_osc_freq(void)
 395 {
 396         struct clk_rst_ctlr *clkrst =
 397                         (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 398         u32 reg;
 399
 400         reg = readl(&clkrst->crc_osc_ctrl);
 401         return (reg & OSC_FREQ_MASK) >> OSC_FREQ_SHIFT;
 402 }
 403
 404 /* Returns a pointer to the clock source register for a peripheral */
 405 u32 *get_periph_source_reg(enum periph_id periph_id)
 406 {
 407         struct clk_rst_ctlr *clkrst =
 408                         (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 409         enum periphc_internal_id internal_id;
 410
 411         assert(clock_periph_id_isvalid(periph_id));
 412         internal_id = periph_id_to_internal_id[periph_id];
 413         assert(internal_id != -1);
 414         return &clkrst->crc_clk_src[internal_id];
 415 }
 416
 417 int get_periph_clock_info(enum periph_id periph_id, int *mux_bits,
 418                           int *divider_bits, int *type)
 419 {
 420         enum periphc_internal_id internal_id;
 421
 422         if (!clock_periph_id_isvalid(periph_id))
 423                 return -1;
 424
 425         internal_id = periph_id_to_internal_id[periph_id];
 426         if (!periphc_internal_id_isvalid(internal_id))
 427                 return -1;
 428
 429         *type = clock_periph_type[internal_id];
 430         if (!clock_type_id_isvalid(*type))
 431                 return -1;
 432
 433         /*
 434          * Special cases here for the clock with a 4-bit source mux and I2C
 435          * with its 16-bit divisor
 436          */
 437         if (*type == CLOCK_TYPE_PCXTS)
 438                 *mux_bits = MASK_BITS_31_28;
 439         else
 440                 *mux_bits = MASK_BITS_31_30;
 441         if (*type == CLOCK_TYPE_PCMT16)
 442                 *divider_bits = 16;
 443         else
 444                 *divider_bits = 8;
 445
 446         return 0;
 447 }
 448
 449 enum clock_id get_periph_clock_id(enum periph_id periph_id, int source)
 450 {
 451         enum periphc_internal_id internal_id;
 452         int type;
 453
 454         if (!clock_periph_id_isvalid(periph_id))
 455                 return CLOCK_ID_NONE;
 456
 457         internal_id = periph_id_to_internal_id[periph_id];
 458         if (!periphc_internal_id_isvalid(internal_id))
 459                 return CLOCK_ID_NONE;
 460
 461         type = clock_periph_type[internal_id];
 462         if (!clock_type_id_isvalid(type))
 463                 return CLOCK_ID_NONE;
 464
 465         return clock_source[type][source];
 466 }
 467
 468 /**
 469  * Given a peripheral ID and the required source clock, this returns which
 470  * value should be programmed into the source mux for that peripheral.
 471  *
 472  * There is special code here to handle the one source type with 5 sources.
 473  *
 474  * @param periph_id     peripheral to start
 475  * @param source        PLL id of required parent clock
 476  * @param mux_bits      Set to number of bits in mux register: 2 or 4
 477  * @param divider_bits  Set to number of divider bits (8 or 16)
 478  * @return mux value (0-4, or -1 if not found)
 479  */
 480 int get_periph_clock_source(enum periph_id periph_id,
 481                 enum clock_id parent, int *mux_bits, int *divider_bits)
 482 {
 483         enum clock_type_id type;
 484         int mux, err;
 485
 486         err = get_periph_clock_info(periph_id, mux_bits, divider_bits, &type);
 487         assert(!err);
 488
 489         for (mux = 0; mux < CLOCK_MAX_MUX; mux++)
 490                 if (clock_source[type][mux] == parent)
 491                         return mux;
 492
 493         /*
 494          * Not found: it might be looking for the 'S' in CLOCK_TYPE_PCXTS
 495          * which is not in our table. If not, then they are asking for a
 496          * source which this peripheral can't access through its mux.
 497          */
 498         assert(type == CLOCK_TYPE_PCXTS);
 499         assert(parent == CLOCK_ID_SFROM32KHZ);
 500         if (type == CLOCK_TYPE_PCXTS && parent == CLOCK_ID_SFROM32KHZ)
 501                 return 4;       /* mux value for this clock */
 502
 503         /* if we get here, either us or the caller has made a mistake */
 504         printf("Caller requested bad clock: periph=%d, parent=%d\n", periph_id,
 505                 parent);
 506         return -1;
 507 }
 508
 509 void clock_set_enable(enum periph_id periph_id, int enable)
 510 {
 511         struct clk_rst_ctlr *clkrst =
 512                         (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 513         u32 *clk = &clkrst->crc_clk_out_enb[PERIPH_REG(periph_id)];
 514         u32 reg;
 515
 516         /* Enable/disable the clock to this peripheral */
 517         assert(clock_periph_id_isvalid(periph_id));
 518         reg = readl(clk);
 519         if (enable)
 520                 reg |= PERIPH_MASK(periph_id);
 521         else
 522                 reg &= ~PERIPH_MASK(periph_id);
 523         writel(reg, clk);
 524 }
 525
 526 void reset_set_enable(enum periph_id periph_id, int enable)
 527 {
 528         struct clk_rst_ctlr *clkrst =
 529                         (struct clk_rst_ctlr *)NV_PA_CLK_RST_BASE;
 530         u32 *reset = &clkrst->crc_rst_dev[PERIPH_REG(periph_id)];
 531         u32 reg;
 532
 533         /* Enable/disable reset to the peripheral */
 534         assert(clock_periph_id_isvalid(periph_id));
 535         reg = readl(reset);
 536         if (enable)
 537                 reg |= PERIPH_MASK(periph_id);
 538         else
 539                 reg &= ~PERIPH_MASK(periph_id);
 540         writel(reg, reset);
 541 }
 542
 543 #if CONFIG_IS_ENABLED(OF_CONTROL)
 544 /*
 545  * Convert a device tree clock ID to our peripheral ID. They are mostly
 546  * the same but we are very cautious so we check that a valid clock ID is
 547  * provided.
 548  *
 549  * @param clk_id        Clock ID according to tegra20 device tree binding
 550  * @return peripheral ID, or PERIPH_ID_NONE if the clock ID is invalid
 551  */
 552 enum periph_id clk_id_to_periph_id(int clk_id)
 553 {
 554         if (clk_id > PERIPH_ID_COUNT)
 555                 return PERIPH_ID_NONE;
 556
 557         switch (clk_id) {
 558         case PERIPH_ID_RESERVED1:
 559         case PERIPH_ID_RESERVED2:
 560         case PERIPH_ID_RESERVED30:
 561         case PERIPH_ID_RESERVED35:
 562         case PERIPH_ID_RESERVED56:
 563         case PERIPH_ID_PCIEXCLK:
 564         case PERIPH_ID_RESERVED76:
 565         case PERIPH_ID_RESERVED77:
 566         case PERIPH_ID_RESERVED78:
 567         case PERIPH_ID_RESERVED79:
 568         case PERIPH_ID_RESERVED80:
 569         case PERIPH_ID_RESERVED81:
 570         case PERIPH_ID_RESERVED82:
 571         case PERIPH_ID_RESERVED83:
 572         case PERIPH_ID_RESERVED91:
 573                 return PERIPH_ID_NONE;
 574         default:
 575                 return clk_id;
 576         }
 577 }
 578 #endif /* CONFIG_IS_ENABLED(OF_CONTROL) */
 579
 580 void clock_early_init(void)
 581 {
 582         /*
 583          * PLLP output frequency set to 216MHz
 584          * PLLC output frequency set to 600Mhz
 585          *
 586          * TODO: Can we calculate these values instead of hard-coding?
 587          */
 588         switch (clock_get_osc_freq()) {
 589         case CLOCK_OSC_FREQ_12_0: /* OSC is 12Mhz */
 590                 clock_set_rate(CLOCK_ID_PERIPH, 432, 12, 1, 8);
 591                 clock_set_rate(CLOCK_ID_CGENERAL, 600, 12, 0, 8);
 592                 break;
 593
 594         case CLOCK_OSC_FREQ_26_0: /* OSC is 26Mhz */
 595                 clock_set_rate(CLOCK_ID_PERIPH, 432, 26, 1, 8);
 596                 clock_set_rate(CLOCK_ID_CGENERAL, 600, 26, 0, 8);
 597                 break;
 598
 599         case CLOCK_OSC_FREQ_13_0: /* OSC is 13Mhz */
 600                 clock_set_rate(CLOCK_ID_PERIPH, 432, 13, 1, 8);
 601                 clock_set_rate(CLOCK_ID_CGENERAL, 600, 13, 0, 8);
 602                 break;
 603         case CLOCK_OSC_FREQ_19_2:
 604         default:
 605                 /*
 606                  * These are not supported. It is too early to print a
 607                  * message and the UART likely won't work anyway due to the
 608                  * oscillator being wrong.
 609                  */
 610                 break;
 611         }
 612 }
 613
 614 void arch_timer_init(void)
 615 {
 616 }
 617
 618 #define PMC_SATA_PWRGT 0x1ac
 619 #define  PMC_SATA_PWRGT_PLLE_IDDQ_OVERRIDE (1 << 5)
 620 #define  PMC_SATA_PWRGT_PLLE_IDDQ_SWCTL (1 << 4)
 621
 622 #define PLLE_SS_CNTL 0x68
 623 #define  PLLE_SS_CNTL_SSCINCINTRV(x) (((x) & 0x3f) << 24)
 624 #define  PLLE_SS_CNTL_SSCINC(x) (((x) & 0xff) << 16)
 625 #define  PLLE_SS_CNTL_SSCBYP (1 << 12)
 626 #define  PLLE_SS_CNTL_INTERP_RESET (1 << 11)
 627 #define  PLLE_SS_CNTL_BYPASS_SS (1 << 10)
 628 #define  PLLE_SS_CNTL_SSCMAX(x) (((x) & 0x1ff) << 0)
 629
 630 #define PLLE_BASE 0x0e8
 631 #define  PLLE_BASE_ENABLE_CML (1 << 31)
 632 #define  PLLE_BASE_ENABLE (1 << 30)
 633 #define  PLLE_BASE_PLDIV_CML(x) (((x) & 0xf) << 24)
 634 #define  PLLE_BASE_PLDIV(x) (((x) & 0x3f) << 16)
 635 #define  PLLE_BASE_NDIV(x) (((x) & 0xff) << 8)
 636 #define  PLLE_BASE_MDIV(x) (((x) & 0xff) << 0)
 637
 638 #define PLLE_MISC 0x0ec
 639 #define  PLLE_MISC_SETUP_BASE(x) (((x) & 0xffff) << 16)
 640 #define  PLLE_MISC_PLL_READY (1 << 15)
 641 #define  PLLE_MISC_LOCK (1 << 11)
 642 #define  PLLE_MISC_LOCK_ENABLE (1 << 9)
 643 #define  PLLE_MISC_SETUP_EXT(x) (((x) & 0x3) << 2)
 644
 645 static int tegra_plle_train(void)
 646 {
 647         unsigned int timeout = 2000;
 648         unsigned long value;
 649
 650         value = readl(NV_PA_PMC_BASE + PMC_SATA_PWRGT);
 651         value |= PMC_SATA_PWRGT_PLLE_IDDQ_OVERRIDE;
 652         writel(value, NV_PA_PMC_BASE + PMC_SATA_PWRGT);
 653
 654         value = readl(NV_PA_PMC_BASE + PMC_SATA_PWRGT);
 655         value |= PMC_SATA_PWRGT_PLLE_IDDQ_SWCTL;
 656         writel(value, NV_PA_PMC_BASE + PMC_SATA_PWRGT);
 657
 658         value = readl(NV_PA_PMC_BASE + PMC_SATA_PWRGT);
 659         value &= ~PMC_SATA_PWRGT_PLLE_IDDQ_OVERRIDE;
 660         writel(value, NV_PA_PMC_BASE + PMC_SATA_PWRGT);
 661
 662         do {
 663                 value = readl(NV_PA_CLK_RST_BASE + PLLE_MISC);
 664                 if (value & PLLE_MISC_PLL_READY)
 665                         break;
 666
 667                 udelay(100);
 668         } while (--timeout);
 669
 670         if (timeout == 0) {
 671                 pr_err("timeout waiting for PLLE to become ready");
 672                 return -ETIMEDOUT;
 673         }
 674
 675         return 0;
 676 }
 677
 678 int tegra_plle_enable(void)
 679 {
 680         unsigned int timeout = 1000;
 681         u32 value;
 682         int err;
 683
 684         /* disable PLLE clock */
 685         value = readl(NV_PA_CLK_RST_BASE + PLLE_BASE);
 686         value &= ~PLLE_BASE_ENABLE_CML;
 687         value &= ~PLLE_BASE_ENABLE;
 688         writel(value, NV_PA_CLK_RST_BASE + PLLE_BASE);
 689
 690         /* clear lock enable and setup field */
 691         value = readl(NV_PA_CLK_RST_BASE + PLLE_MISC);
 692         value &= ~PLLE_MISC_LOCK_ENABLE;
 693         value &= ~PLLE_MISC_SETUP_BASE(0xffff);
 694         value &= ~PLLE_MISC_SETUP_EXT(0x3);
 695         writel(value, NV_PA_CLK_RST_BASE + PLLE_MISC);
 696
 697         value = readl(NV_PA_CLK_RST_BASE + PLLE_MISC);
 698         if ((value & PLLE_MISC_PLL_READY) == 0) {
 699                 err = tegra_plle_train();
 700                 if (err < 0) {
 701                         pr_err("failed to train PLLE: %d", err);
 702                         return err;
 703                 }
 704         }
 705
 706         value = readl(NV_PA_CLK_RST_BASE + PLLE_MISC);
 707         value |= PLLE_MISC_SETUP_BASE(0x7);
 708         value |= PLLE_MISC_LOCK_ENABLE;
 709         value |= PLLE_MISC_SETUP_EXT(0);
 710         writel(value, NV_PA_CLK_RST_BASE + PLLE_MISC);
 711
 712         value = readl(NV_PA_CLK_RST_BASE + PLLE_SS_CNTL);
 713         value |= PLLE_SS_CNTL_SSCBYP | PLLE_SS_CNTL_INTERP_RESET |
 714                  PLLE_SS_CNTL_BYPASS_SS;
 715         writel(value, NV_PA_CLK_RST_BASE + PLLE_SS_CNTL);
 716
 717         value = readl(NV_PA_CLK_RST_BASE + PLLE_BASE);
 718         value |= PLLE_BASE_ENABLE_CML | PLLE_BASE_ENABLE;
 719         writel(value, NV_PA_CLK_RST_BASE + PLLE_BASE);
 720
 721         do {
 722                 value = readl(NV_PA_CLK_RST_BASE + PLLE_MISC);
 723                 if (value & PLLE_MISC_LOCK)
 724                         break;
 725
 726                 udelay(2);
 727         } while (--timeout);
 728
 729         if (timeout == 0) {
 730                 pr_err("timeout waiting for PLLE to lock");
 731                 return -ETIMEDOUT;
 732         }
 733
 734         udelay(50);
 735
 736         value = readl(NV_PA_CLK_RST_BASE + PLLE_SS_CNTL);
 737         value &= ~PLLE_SS_CNTL_SSCINCINTRV(0x3f);
 738         value |= PLLE_SS_CNTL_SSCINCINTRV(0x18);
 739
 740         value &= ~PLLE_SS_CNTL_SSCINC(0xff);
 741         value |= PLLE_SS_CNTL_SSCINC(0x01);
 742
 743         value &= ~PLLE_SS_CNTL_SSCBYP;
 744         value &= ~PLLE_SS_CNTL_INTERP_RESET;
 745         value &= ~PLLE_SS_CNTL_BYPASS_SS;
 746
 747         value &= ~PLLE_SS_CNTL_SSCMAX(0x1ff);
 748         value |= PLLE_SS_CNTL_SSCMAX(0x24);
 749         writel(value, NV_PA_CLK_RST_BASE + PLLE_SS_CNTL);
 750
 751         return 0;
 752 }
 753
 754 struct periph_clk_init periph_clk_init_table[] = {
 755         { PERIPH_ID_SPI1, CLOCK_ID_PERIPH },
 756         { PERIPH_ID_SBC1, CLOCK_ID_PERIPH },
 757         { PERIPH_ID_SBC2, CLOCK_ID_PERIPH },
 758         { PERIPH_ID_SBC3, CLOCK_ID_PERIPH },
 759         { PERIPH_ID_SBC4, CLOCK_ID_PERIPH },
 760         { PERIPH_ID_HOST1X, CLOCK_ID_PERIPH },
 761         { PERIPH_ID_DISP1, CLOCK_ID_CGENERAL },
 762         { PERIPH_ID_NDFLASH, CLOCK_ID_PERIPH },
 763         { PERIPH_ID_SDMMC1, CLOCK_ID_PERIPH },
 764         { PERIPH_ID_SDMMC2, CLOCK_ID_PERIPH },
 765         { PERIPH_ID_SDMMC3, CLOCK_ID_PERIPH },
 766         { PERIPH_ID_SDMMC4, CLOCK_ID_PERIPH },
 767         { PERIPH_ID_PWM, CLOCK_ID_SFROM32KHZ },
 768         { PERIPH_ID_DVC_I2C, CLOCK_ID_PERIPH },
 769         { PERIPH_ID_I2C1, CLOCK_ID_PERIPH },
 770         { PERIPH_ID_I2C2, CLOCK_ID_PERIPH },
 771         { PERIPH_ID_I2C3, CLOCK_ID_PERIPH },
 772         { -1, },
 773 };