arch/arm/mach-sunxi/board.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2012 Henrik Nordstrom <henrik@henriknordstrom.net>
   4  *
   5  * (C) Copyright 2007-2011
   6  * Allwinner Technology Co., Ltd. <www.allwinnertech.com>
   7  * Tom Cubie <tangliang@allwinnertech.com>
   8  *
   9  * Some init for sunxi platform.
  10  */
  11
  12 #include <common.h>
  13 #include <cpu_func.h>
  14 #include <mmc.h>
  15 #include <i2c.h>
  16 #include <serial.h>
  17 #include <spl.h>
  18 #include <asm/gpio.h>
  19 #include <asm/io.h>
  20 #include <asm/arch/clock.h>
  21 #include <asm/arch/gpio.h>
  22 #include <asm/arch/spl.h>
  23 #include <asm/arch/sys_proto.h>
  24 #include <asm/arch/timer.h>
  25 #include <asm/arch/tzpc.h>
  26 #include <asm/arch/mmc.h>
  27
  28 #include <linux/compiler.h>
  29
  30 struct fel_stash {
  31         uint32_t sp;
  32         uint32_t lr;
  33         uint32_t cpsr;
  34         uint32_t sctlr;
  35         uint32_t vbar;
  36         uint32_t cr;
  37 };
  38
  39 struct fel_stash fel_stash __attribute__((section(".data")));
  40
  41 #ifdef CONFIG_ARM64
  42 #include <asm/armv8/mmu.h>
  43
  44 static struct mm_region sunxi_mem_map[] = {
  45         {
  46                 /* SRAM, MMIO regions */
  47                 .virt = 0x0UL,
  48                 .phys = 0x0UL,
  49                 .size = 0x40000000UL,
  50                 .attrs = PTE_BLOCK_MEMTYPE(MT_DEVICE_NGNRNE) |
  51                          PTE_BLOCK_NON_SHARE
  52         }, {
  53                 /* RAM */
  54                 .virt = 0x40000000UL,
  55                 .phys = 0x40000000UL,
  56                 .size = 0xC0000000UL,
  57                 .attrs = PTE_BLOCK_MEMTYPE(MT_NORMAL) |
  58                          PTE_BLOCK_INNER_SHARE
  59         }, {
  60                 /* List terminator */
  61                 0,
  62         }
  63 };
  64 struct mm_region *mem_map = sunxi_mem_map;
  65 #endif
  66
  67 static int gpio_init(void)
  68 {
  69         __maybe_unused uint val;
  70 #if CONFIG_CONS_INDEX == 1 && defined(CONFIG_UART0_PORT_F)
  71 #if defined(CONFIG_MACH_SUN4I) || \
  72     defined(CONFIG_MACH_SUN7I) || \
  73     defined(CONFIG_MACH_SUN8I_R40)
  74         /* disable GPB22,23 as uart0 tx,rx to avoid conflict */
  75         sunxi_gpio_set_cfgpin(SUNXI_GPB(22), SUNXI_GPIO_INPUT);
  76         sunxi_gpio_set_cfgpin(SUNXI_GPB(23), SUNXI_GPIO_INPUT);
  77 #endif
  78 #if defined(CONFIG_MACH_SUN8I) && !defined(CONFIG_MACH_SUN8I_R40)
  79         sunxi_gpio_set_cfgpin(SUNXI_GPF(2), SUN8I_GPF_UART0);
  80         sunxi_gpio_set_cfgpin(SUNXI_GPF(4), SUN8I_GPF_UART0);
  81 #else
  82         sunxi_gpio_set_cfgpin(SUNXI_GPF(2), SUNXI_GPF_UART0);
  83         sunxi_gpio_set_cfgpin(SUNXI_GPF(4), SUNXI_GPF_UART0);
  84 #endif
  85         sunxi_gpio_set_pull(SUNXI_GPF(4), 1);
  86 #elif CONFIG_CONS_INDEX == 1 && (defined(CONFIG_MACH_SUN4I) || \
  87                                  defined(CONFIG_MACH_SUN7I) || \
  88                                  defined(CONFIG_MACH_SUN8I_R40))
  89         sunxi_gpio_set_cfgpin(SUNXI_GPB(22), SUN4I_GPB_UART0);
  90         sunxi_gpio_set_cfgpin(SUNXI_GPB(23), SUN4I_GPB_UART0);
  91         sunxi_gpio_set_pull(SUNXI_GPB(23), SUNXI_GPIO_PULL_UP);
  92 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN5I)
  93         sunxi_gpio_set_cfgpin(SUNXI_GPB(19), SUN5I_GPB_UART0);
  94         sunxi_gpio_set_cfgpin(SUNXI_GPB(20), SUN5I_GPB_UART0);
  95         sunxi_gpio_set_pull(SUNXI_GPB(20), SUNXI_GPIO_PULL_UP);
  96 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN6I)
  97         sunxi_gpio_set_cfgpin(SUNXI_GPH(20), SUN6I_GPH_UART0);
  98         sunxi_gpio_set_cfgpin(SUNXI_GPH(21), SUN6I_GPH_UART0);
  99         sunxi_gpio_set_pull(SUNXI_GPH(21), SUNXI_GPIO_PULL_UP);
 100 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN8I_A33)
 101         sunxi_gpio_set_cfgpin(SUNXI_GPB(0), SUN8I_A33_GPB_UART0);
 102         sunxi_gpio_set_cfgpin(SUNXI_GPB(1), SUN8I_A33_GPB_UART0);
 103         sunxi_gpio_set_pull(SUNXI_GPB(1), SUNXI_GPIO_PULL_UP);
 104 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUNXI_H3_H5)
 105         sunxi_gpio_set_cfgpin(SUNXI_GPA(4), SUN8I_H3_GPA_UART0);
 106         sunxi_gpio_set_cfgpin(SUNXI_GPA(5), SUN8I_H3_GPA_UART0);
 107         sunxi_gpio_set_pull(SUNXI_GPA(5), SUNXI_GPIO_PULL_UP);
 108 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN50I)
 109         sunxi_gpio_set_cfgpin(SUNXI_GPB(8), SUN50I_GPB_UART0);
 110         sunxi_gpio_set_cfgpin(SUNXI_GPB(9), SUN50I_GPB_UART0);
 111         sunxi_gpio_set_pull(SUNXI_GPB(9), SUNXI_GPIO_PULL_UP);
 112 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN50I_H6)
 113         sunxi_gpio_set_cfgpin(SUNXI_GPH(0), SUN50I_H6_GPH_UART0);
 114         sunxi_gpio_set_cfgpin(SUNXI_GPH(1), SUN50I_H6_GPH_UART0);
 115         sunxi_gpio_set_pull(SUNXI_GPH(1), SUNXI_GPIO_PULL_UP);
 116 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN8I_A83T)
 117         sunxi_gpio_set_cfgpin(SUNXI_GPB(9), SUN8I_A83T_GPB_UART0);
 118         sunxi_gpio_set_cfgpin(SUNXI_GPB(10), SUN8I_A83T_GPB_UART0);
 119         sunxi_gpio_set_pull(SUNXI_GPB(10), SUNXI_GPIO_PULL_UP);
 120 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN8I_V3S)
 121         sunxi_gpio_set_cfgpin(SUNXI_GPB(8), SUN8I_V3S_GPB_UART0);
 122         sunxi_gpio_set_cfgpin(SUNXI_GPB(9), SUN8I_V3S_GPB_UART0);
 123         sunxi_gpio_set_pull(SUNXI_GPB(9), SUNXI_GPIO_PULL_UP);
 124 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN9I)
 125         sunxi_gpio_set_cfgpin(SUNXI_GPH(12), SUN9I_GPH_UART0);
 126         sunxi_gpio_set_cfgpin(SUNXI_GPH(13), SUN9I_GPH_UART0);
 127         sunxi_gpio_set_pull(SUNXI_GPH(13), SUNXI_GPIO_PULL_UP);
 128 #elif CONFIG_CONS_INDEX == 2 && defined(CONFIG_MACH_SUN5I)
 129         sunxi_gpio_set_cfgpin(SUNXI_GPG(3), SUN5I_GPG_UART1);
 130         sunxi_gpio_set_cfgpin(SUNXI_GPG(4), SUN5I_GPG_UART1);
 131         sunxi_gpio_set_pull(SUNXI_GPG(4), SUNXI_GPIO_PULL_UP);
 132 #elif CONFIG_CONS_INDEX == 3 && defined(CONFIG_MACH_SUN8I)
 133         sunxi_gpio_set_cfgpin(SUNXI_GPB(0), SUN8I_GPB_UART2);
 134         sunxi_gpio_set_cfgpin(SUNXI_GPB(1), SUN8I_GPB_UART2);
 135         sunxi_gpio_set_pull(SUNXI_GPB(1), SUNXI_GPIO_PULL_UP);
 136 #elif CONFIG_CONS_INDEX == 5 && defined(CONFIG_MACH_SUN8I)
 137         sunxi_gpio_set_cfgpin(SUNXI_GPL(2), SUN8I_GPL_R_UART);
 138         sunxi_gpio_set_cfgpin(SUNXI_GPL(3), SUN8I_GPL_R_UART);
 139         sunxi_gpio_set_pull(SUNXI_GPL(3), SUNXI_GPIO_PULL_UP);
 140 #else
 141 #error Unsupported console port number. Please fix pin mux settings in board.c
 142 #endif
 143
 144 #ifdef CONFIG_MACH_SUN50I_H6
 145         /* Update PIO power bias configuration by copy hardware detected value */
 146         val = readl(SUNXI_PIO_BASE + SUN50I_H6_GPIO_POW_MOD_VAL);
 147         writel(val, SUNXI_PIO_BASE + SUN50I_H6_GPIO_POW_MOD_SEL);
 148         val = readl(SUNXI_R_PIO_BASE + SUN50I_H6_GPIO_POW_MOD_VAL);
 149         writel(val, SUNXI_R_PIO_BASE + SUN50I_H6_GPIO_POW_MOD_SEL);
 150 #endif
 151
 152         return 0;
 153 }
 154
 155 #if defined(CONFIG_SPL_BOARD_LOAD_IMAGE) && defined(CONFIG_SPL_BUILD)
 156 static int spl_board_load_image(struct spl_image_info *spl_image,
 157                                 struct spl_boot_device *bootdev)
 158 {
 159         debug("Returning to FEL sp=%x, lr=%x\n", fel_stash.sp, fel_stash.lr);
 160         return_to_fel(fel_stash.sp, fel_stash.lr);
 161
 162         return 0;
 163 }
 164 SPL_LOAD_IMAGE_METHOD("FEL", 0, BOOT_DEVICE_BOARD, spl_board_load_image);
 165 #endif
 166
 167 void s_init(void)
 168 {
 169         /*
 170          * Undocumented magic taken from boot0, without this DRAM
 171          * access gets messed up (seems cache related).
 172          * The boot0 sources describe this as: "config ema for cache sram"
 173          */
 174 #if defined CONFIG_MACH_SUN6I
 175         setbits_le32(SUNXI_SRAMC_BASE + 0x44, 0x1800);
 176 #elif defined CONFIG_MACH_SUN8I
 177         __maybe_unused uint version;
 178
 179         /* Unlock sram version info reg, read it, relock */
 180         setbits_le32(SUNXI_SRAMC_BASE + 0x24, (1 << 15));
 181         version = readl(SUNXI_SRAMC_BASE + 0x24) >> 16;
 182         clrbits_le32(SUNXI_SRAMC_BASE + 0x24, (1 << 15));
 183
 184         /*
 185          * Ideally this would be a switch case, but we do not know exactly
 186          * which versions there are and which version needs which settings,
 187          * so reproduce the per SoC code from the BSP.
 188          */
 189 #if defined CONFIG_MACH_SUN8I_A23
 190         if (version == 0x1650)
 191                 setbits_le32(SUNXI_SRAMC_BASE + 0x44, 0x1800);
 192         else /* 0x1661 ? */
 193                 setbits_le32(SUNXI_SRAMC_BASE + 0x44, 0xc0);
 194 #elif defined CONFIG_MACH_SUN8I_A33
 195         if (version != 0x1667)
 196                 setbits_le32(SUNXI_SRAMC_BASE + 0x44, 0xc0);
 197 #endif
 198         /* A83T BSP never modifies SUNXI_SRAMC_BASE + 0x44 */
 199         /* No H3 BSP, boot0 seems to not modify SUNXI_SRAMC_BASE + 0x44 */
 200 #endif
 201
 202 #if !defined(CONFIG_ARM_CORTEX_CPU_IS_UP) && !defined(CONFIG_ARM64)
 203         /* Enable SMP mode for CPU0, by setting bit 6 of Auxiliary Ctl reg */
 204         asm volatile(
 205                 "mrc p15, 0, r0, c1, c0, 1\n"
 206                 "orr r0, r0, #1 << 6\n"
 207                 "mcr p15, 0, r0, c1, c0, 1\n"
 208                 ::: "r0");
 209 #endif
 210 #if defined CONFIG_MACH_SUN6I || defined CONFIG_MACH_SUN8I_H3
 211         /* Enable non-secure access to some peripherals */
 212         tzpc_init();
 213 #endif
 214
 215         clock_init();
 216         timer_init();
 217         gpio_init();
 218 #ifndef CONFIG_DM_I2C
 219         i2c_init_board();
 220 #endif
 221         eth_init_board();
 222 }
 223
 224 #define SUNXI_INVALID_BOOT_SOURCE       -1
 225
 226 static int sunxi_get_boot_source(void)
 227 {
 228         if (!is_boot0_magic(SPL_ADDR + 4)) /* eGON.BT0 */
 229                 return SUNXI_INVALID_BOOT_SOURCE;
 230
 231         return readb(SPL_ADDR + 0x28);
 232 }
 233
 234 /* The sunxi internal brom will try to loader external bootloader
 235  * from mmc0, nand flash, mmc2.
 236  */
 237 uint32_t sunxi_get_boot_device(void)
 238 {
 239         int boot_source = sunxi_get_boot_source();
 240
 241         /*
 242          * When booting from the SD card or NAND memory, the "eGON.BT0"
 243          * signature is expected to be found in memory at the address 0x0004
 244          * (see the "mksunxiboot" tool, which generates this header).
 245          *
 246          * When booting in the FEL mode over USB, this signature is patched in
 247          * memory and replaced with something else by the 'fel' tool. This other
 248          * signature is selected in such a way, that it can't be present in a
 249          * valid bootable SD card image (because the BROM would refuse to
 250          * execute the SPL in this case).
 251          *
 252          * This checks for the signature and if it is not found returns to
 253          * the FEL code in the BROM to wait and receive the main u-boot
 254          * binary over USB. If it is found, it determines where SPL was
 255          * read from.
 256          */
 257         switch (boot_source) {
 258         case SUNXI_INVALID_BOOT_SOURCE:
 259                 return BOOT_DEVICE_BOARD;
 260         case SUNXI_BOOTED_FROM_MMC0:
 261         case SUNXI_BOOTED_FROM_MMC0_HIGH:
 262                 return BOOT_DEVICE_MMC1;
 263         case SUNXI_BOOTED_FROM_NAND:
 264                 return BOOT_DEVICE_NAND;
 265         case SUNXI_BOOTED_FROM_MMC2:
 266         case SUNXI_BOOTED_FROM_MMC2_HIGH:
 267                 return BOOT_DEVICE_MMC2;
 268         case SUNXI_BOOTED_FROM_SPI:
 269                 return BOOT_DEVICE_SPI;
 270         }
 271
 272         panic("Unknown boot source %d\n", boot_source);
 273         return -1;              /* Never reached */
 274 }
 275
 276 #ifdef CONFIG_SPL_BUILD
 277 /*
 278  * The eGON SPL image can be located at 8KB or at 128KB into an SD card or
 279  * an eMMC device. The boot source has bit 4 set in the latter case.
 280  * By adding 120KB to the normal offset when booting from a "high" location
 281  * we can support both cases.
 282  */
 283 unsigned long spl_mmc_get_uboot_raw_sector(struct mmc *mmc)
 284 {
 285         unsigned long sector = CONFIG_SYS_MMCSD_RAW_MODE_U_BOOT_SECTOR;
 286
 287         switch (sunxi_get_boot_source()) {
 288         case SUNXI_BOOTED_FROM_MMC0_HIGH:
 289         case SUNXI_BOOTED_FROM_MMC2_HIGH:
 290                 sector += (128 - 8) * 2;
 291                 break;
 292         }
 293
 294         return sector;
 295 }
 296
 297 u32 spl_boot_device(void)
 298 {
 299         return sunxi_get_boot_device();
 300 }
 301
 302 void board_init_f(ulong dummy)
 303 {
 304         spl_init();
 305         preloader_console_init();
 306
 307 #ifdef CONFIG_SPL_I2C_SUPPORT
 308         /* Needed early by sunxi_board_init if PMU is enabled */
 309         i2c_init(CONFIG_SYS_I2C_SPEED, CONFIG_SYS_I2C_SLAVE);
 310 #endif
 311         sunxi_board_init();
 312 }
 313 #endif
 314
 315 void reset_cpu(ulong addr)
 316 {
 317 #if defined(CONFIG_SUNXI_GEN_SUN4I) || defined(CONFIG_MACH_SUN8I_R40)
 318         static const struct sunxi_wdog *wdog =
 319                  &((struct sunxi_timer_reg *)SUNXI_TIMER_BASE)->wdog;
 320
 321         /* Set the watchdog for its shortest interval (.5s) and wait */
 322         writel(WDT_MODE_RESET_EN | WDT_MODE_EN, &wdog->mode);
 323         writel(WDT_CTRL_KEY | WDT_CTRL_RESTART, &wdog->ctl);
 324
 325         while (1) {
 326                 /* sun5i sometimes gets stuck without this */
 327                 writel(WDT_MODE_RESET_EN | WDT_MODE_EN, &wdog->mode);
 328         }
 329 #elif defined(CONFIG_SUNXI_GEN_SUN6I) || defined(CONFIG_MACH_SUN50I_H6)
 330 #if defined(CONFIG_MACH_SUN50I_H6)
 331         /* WDOG is broken for some H6 rev. use the R_WDOG instead */
 332         static const struct sunxi_wdog *wdog =
 333                 (struct sunxi_wdog *)SUNXI_R_WDOG_BASE;
 334 #else
 335         static const struct sunxi_wdog *wdog =
 336                 ((struct sunxi_timer_reg *)SUNXI_TIMER_BASE)->wdog;
 337 #endif
 338         /* Set the watchdog for its shortest interval (.5s) and wait */
 339         writel(WDT_CFG_RESET, &wdog->cfg);
 340         writel(WDT_MODE_EN, &wdog->mode);
 341         writel(WDT_CTRL_KEY | WDT_CTRL_RESTART, &wdog->ctl);
 342         while (1) { }
 343 #endif
 344 }
 345
 346 #if !CONFIG_IS_ENABLED(SYS_DCACHE_OFF) && !defined(CONFIG_ARM64)
 347 void enable_caches(void)
 348 {
 349         /* Enable D-cache. I-cache is already enabled in start.S */
 350         dcache_enable();
 351 }
 352 #endif