arch/arm/mach-sunxi/board.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2012 Henrik Nordstrom <henrik@henriknordstrom.net>
   4  *
   5  * (C) Copyright 2007-2011
   6  * Allwinner Technology Co., Ltd. <www.allwinnertech.com>
   7  * Tom Cubie <tangliang@allwinnertech.com>
   8  *
   9  * Some init for sunxi platform.
  10  */
  11
  12 #include <common.h>
  13 #include <cpu_func.h>
  14 #include <init.h>
  15 #include <log.h>
  16 #include <mmc.h>
  17 #include <i2c.h>
  18 #include <serial.h>
  19 #include <spl.h>
  20 #include <asm/cache.h>
  21 #include <asm/gpio.h>
  22 #include <asm/io.h>
  23 #include <asm/arch/clock.h>
  24 #include <asm/arch/gpio.h>
  25 #include <asm/arch/spl.h>
  26 #include <asm/arch/sys_proto.h>
  27 #include <asm/arch/timer.h>
  28 #include <asm/arch/tzpc.h>
  29 #include <asm/arch/mmc.h>
  30
  31 #include <linux/compiler.h>
  32
  33 struct fel_stash {
  34         uint32_t sp;
  35         uint32_t lr;
  36         uint32_t cpsr;
  37         uint32_t sctlr;
  38         uint32_t vbar;
  39         uint32_t cr;
  40 };
  41
  42 struct fel_stash fel_stash __attribute__((section(".data")));
  43
  44 #ifdef CONFIG_ARM64
  45 #include <asm/armv8/mmu.h>
  46
  47 static struct mm_region sunxi_mem_map[] = {
  48         {
  49                 /* SRAM, MMIO regions */
  50                 .virt = 0x0UL,
  51                 .phys = 0x0UL,
  52                 .size = 0x40000000UL,
  53                 .attrs = PTE_BLOCK_MEMTYPE(MT_DEVICE_NGNRNE) |
  54                          PTE_BLOCK_NON_SHARE
  55         }, {
  56                 /* RAM */
  57                 .virt = 0x40000000UL,
  58                 .phys = 0x40000000UL,
  59                 .size = 0xC0000000UL,
  60                 .attrs = PTE_BLOCK_MEMTYPE(MT_NORMAL) |
  61                          PTE_BLOCK_INNER_SHARE
  62         }, {
  63                 /* List terminator */
  64                 0,
  65         }
  66 };
  67 struct mm_region *mem_map = sunxi_mem_map;
  68 #endif
  69
  70 static int gpio_init(void)
  71 {
  72         __maybe_unused uint val;
  73 #if CONFIG_CONS_INDEX == 1 && defined(CONFIG_UART0_PORT_F)
  74 #if defined(CONFIG_MACH_SUN4I) || \
  75     defined(CONFIG_MACH_SUN7I) || \
  76     defined(CONFIG_MACH_SUN8I_R40)
  77         /* disable GPB22,23 as uart0 tx,rx to avoid conflict */
  78         sunxi_gpio_set_cfgpin(SUNXI_GPB(22), SUNXI_GPIO_INPUT);
  79         sunxi_gpio_set_cfgpin(SUNXI_GPB(23), SUNXI_GPIO_INPUT);
  80 #endif
  81 #if defined(CONFIG_MACH_SUN8I) && !defined(CONFIG_MACH_SUN8I_R40)
  82         sunxi_gpio_set_cfgpin(SUNXI_GPF(2), SUN8I_GPF_UART0);
  83         sunxi_gpio_set_cfgpin(SUNXI_GPF(4), SUN8I_GPF_UART0);
  84 #else
  85         sunxi_gpio_set_cfgpin(SUNXI_GPF(2), SUNXI_GPF_UART0);
  86         sunxi_gpio_set_cfgpin(SUNXI_GPF(4), SUNXI_GPF_UART0);
  87 #endif
  88         sunxi_gpio_set_pull(SUNXI_GPF(4), 1);
  89 #elif CONFIG_CONS_INDEX == 1 && (defined(CONFIG_MACH_SUN4I) || \
  90                                  defined(CONFIG_MACH_SUN7I) || \
  91                                  defined(CONFIG_MACH_SUN8I_R40))
  92         sunxi_gpio_set_cfgpin(SUNXI_GPB(22), SUN4I_GPB_UART0);
  93         sunxi_gpio_set_cfgpin(SUNXI_GPB(23), SUN4I_GPB_UART0);
  94         sunxi_gpio_set_pull(SUNXI_GPB(23), SUNXI_GPIO_PULL_UP);
  95 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN5I)
  96         sunxi_gpio_set_cfgpin(SUNXI_GPB(19), SUN5I_GPB_UART0);
  97         sunxi_gpio_set_cfgpin(SUNXI_GPB(20), SUN5I_GPB_UART0);
  98         sunxi_gpio_set_pull(SUNXI_GPB(20), SUNXI_GPIO_PULL_UP);
  99 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN6I)
 100         sunxi_gpio_set_cfgpin(SUNXI_GPH(20), SUN6I_GPH_UART0);
 101         sunxi_gpio_set_cfgpin(SUNXI_GPH(21), SUN6I_GPH_UART0);
 102         sunxi_gpio_set_pull(SUNXI_GPH(21), SUNXI_GPIO_PULL_UP);
 103 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN8I_A33)
 104         sunxi_gpio_set_cfgpin(SUNXI_GPB(0), SUN8I_A33_GPB_UART0);
 105         sunxi_gpio_set_cfgpin(SUNXI_GPB(1), SUN8I_A33_GPB_UART0);
 106         sunxi_gpio_set_pull(SUNXI_GPB(1), SUNXI_GPIO_PULL_UP);
 107 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUNXI_H3_H5)
 108         sunxi_gpio_set_cfgpin(SUNXI_GPA(4), SUN8I_H3_GPA_UART0);
 109         sunxi_gpio_set_cfgpin(SUNXI_GPA(5), SUN8I_H3_GPA_UART0);
 110         sunxi_gpio_set_pull(SUNXI_GPA(5), SUNXI_GPIO_PULL_UP);
 111 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN50I)
 112         sunxi_gpio_set_cfgpin(SUNXI_GPB(8), SUN50I_GPB_UART0);
 113         sunxi_gpio_set_cfgpin(SUNXI_GPB(9), SUN50I_GPB_UART0);
 114         sunxi_gpio_set_pull(SUNXI_GPB(9), SUNXI_GPIO_PULL_UP);
 115 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN50I_H6)
 116         sunxi_gpio_set_cfgpin(SUNXI_GPH(0), SUN50I_H6_GPH_UART0);
 117         sunxi_gpio_set_cfgpin(SUNXI_GPH(1), SUN50I_H6_GPH_UART0);
 118         sunxi_gpio_set_pull(SUNXI_GPH(1), SUNXI_GPIO_PULL_UP);
 119 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN8I_A83T)
 120         sunxi_gpio_set_cfgpin(SUNXI_GPB(9), SUN8I_A83T_GPB_UART0);
 121         sunxi_gpio_set_cfgpin(SUNXI_GPB(10), SUN8I_A83T_GPB_UART0);
 122         sunxi_gpio_set_pull(SUNXI_GPB(10), SUNXI_GPIO_PULL_UP);
 123 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN8I_V3S)
 124         sunxi_gpio_set_cfgpin(SUNXI_GPB(8), SUN8I_V3S_GPB_UART0);
 125         sunxi_gpio_set_cfgpin(SUNXI_GPB(9), SUN8I_V3S_GPB_UART0);
 126         sunxi_gpio_set_pull(SUNXI_GPB(9), SUNXI_GPIO_PULL_UP);
 127 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN9I)
 128         sunxi_gpio_set_cfgpin(SUNXI_GPH(12), SUN9I_GPH_UART0);
 129         sunxi_gpio_set_cfgpin(SUNXI_GPH(13), SUN9I_GPH_UART0);
 130         sunxi_gpio_set_pull(SUNXI_GPH(13), SUNXI_GPIO_PULL_UP);
 131 #elif CONFIG_CONS_INDEX == 2 && defined(CONFIG_MACH_SUN5I)
 132         sunxi_gpio_set_cfgpin(SUNXI_GPG(3), SUN5I_GPG_UART1);
 133         sunxi_gpio_set_cfgpin(SUNXI_GPG(4), SUN5I_GPG_UART1);
 134         sunxi_gpio_set_pull(SUNXI_GPG(4), SUNXI_GPIO_PULL_UP);
 135 #elif CONFIG_CONS_INDEX == 3 && defined(CONFIG_MACH_SUN8I)
 136         sunxi_gpio_set_cfgpin(SUNXI_GPB(0), SUN8I_GPB_UART2);
 137         sunxi_gpio_set_cfgpin(SUNXI_GPB(1), SUN8I_GPB_UART2);
 138         sunxi_gpio_set_pull(SUNXI_GPB(1), SUNXI_GPIO_PULL_UP);
 139 #elif CONFIG_CONS_INDEX == 5 && defined(CONFIG_MACH_SUN8I)
 140         sunxi_gpio_set_cfgpin(SUNXI_GPL(2), SUN8I_GPL_R_UART);
 141         sunxi_gpio_set_cfgpin(SUNXI_GPL(3), SUN8I_GPL_R_UART);
 142         sunxi_gpio_set_pull(SUNXI_GPL(3), SUNXI_GPIO_PULL_UP);
 143 #else
 144 #error Unsupported console port number. Please fix pin mux settings in board.c
 145 #endif
 146
 147 #ifdef CONFIG_MACH_SUN50I_H6
 148         /* Update PIO power bias configuration by copy hardware detected value */
 149         val = readl(SUNXI_PIO_BASE + SUN50I_H6_GPIO_POW_MOD_VAL);
 150         writel(val, SUNXI_PIO_BASE + SUN50I_H6_GPIO_POW_MOD_SEL);
 151         val = readl(SUNXI_R_PIO_BASE + SUN50I_H6_GPIO_POW_MOD_VAL);
 152         writel(val, SUNXI_R_PIO_BASE + SUN50I_H6_GPIO_POW_MOD_SEL);
 153 #endif
 154
 155         return 0;
 156 }
 157
 158 #if defined(CONFIG_SPL_BOARD_LOAD_IMAGE) && defined(CONFIG_SPL_BUILD)
 159 static int spl_board_load_image(struct spl_image_info *spl_image,
 160                                 struct spl_boot_device *bootdev)
 161 {
 162         debug("Returning to FEL sp=%x, lr=%x\n", fel_stash.sp, fel_stash.lr);
 163         return_to_fel(fel_stash.sp, fel_stash.lr);
 164
 165         return 0;
 166 }
 167 SPL_LOAD_IMAGE_METHOD("FEL", 0, BOOT_DEVICE_BOARD, spl_board_load_image);
 168 #endif
 169
 170 void s_init(void)
 171 {
 172         /*
 173          * Undocumented magic taken from boot0, without this DRAM
 174          * access gets messed up (seems cache related).
 175          * The boot0 sources describe this as: "config ema for cache sram"
 176          */
 177 #if defined CONFIG_MACH_SUN6I
 178         setbits_le32(SUNXI_SRAMC_BASE + 0x44, 0x1800);
 179 #elif defined CONFIG_MACH_SUN8I
 180         __maybe_unused uint version;
 181
 182         /* Unlock sram version info reg, read it, relock */
 183         setbits_le32(SUNXI_SRAMC_BASE + 0x24, (1 << 15));
 184         version = readl(SUNXI_SRAMC_BASE + 0x24) >> 16;
 185         clrbits_le32(SUNXI_SRAMC_BASE + 0x24, (1 << 15));
 186
 187         /*
 188          * Ideally this would be a switch case, but we do not know exactly
 189          * which versions there are and which version needs which settings,
 190          * so reproduce the per SoC code from the BSP.
 191          */
 192 #if defined CONFIG_MACH_SUN8I_A23
 193         if (version == 0x1650)
 194                 setbits_le32(SUNXI_SRAMC_BASE + 0x44, 0x1800);
 195         else /* 0x1661 ? */
 196                 setbits_le32(SUNXI_SRAMC_BASE + 0x44, 0xc0);
 197 #elif defined CONFIG_MACH_SUN8I_A33
 198         if (version != 0x1667)
 199                 setbits_le32(SUNXI_SRAMC_BASE + 0x44, 0xc0);
 200 #endif
 201         /* A83T BSP never modifies SUNXI_SRAMC_BASE + 0x44 */
 202         /* No H3 BSP, boot0 seems to not modify SUNXI_SRAMC_BASE + 0x44 */
 203 #endif
 204
 205 #if !defined(CONFIG_ARM_CORTEX_CPU_IS_UP) && !defined(CONFIG_ARM64)
 206         /* Enable SMP mode for CPU0, by setting bit 6 of Auxiliary Ctl reg */
 207         asm volatile(
 208                 "mrc p15, 0, r0, c1, c0, 1\n"
 209                 "orr r0, r0, #1 << 6\n"
 210                 "mcr p15, 0, r0, c1, c0, 1\n"
 211                 ::: "r0");
 212 #endif
 213 #if defined CONFIG_MACH_SUN6I || defined CONFIG_MACH_SUN8I_H3
 214         /* Enable non-secure access to some peripherals */
 215         tzpc_init();
 216 #endif
 217
 218         clock_init();
 219         timer_init();
 220         gpio_init();
 221 #ifndef CONFIG_DM_I2C
 222         i2c_init_board();
 223 #endif
 224         eth_init_board();
 225 }
 226
 227 #define SUNXI_INVALID_BOOT_SOURCE       -1
 228
 229 static int sunxi_get_boot_source(void)
 230 {
 231         if (!is_boot0_magic(SPL_ADDR + 4)) /* eGON.BT0 */
 232                 return SUNXI_INVALID_BOOT_SOURCE;
 233
 234         return readb(SPL_ADDR + 0x28);
 235 }
 236
 237 /* The sunxi internal brom will try to loader external bootloader
 238  * from mmc0, nand flash, mmc2.
 239  */
 240 uint32_t sunxi_get_boot_device(void)
 241 {
 242         int boot_source = sunxi_get_boot_source();
 243
 244         /*
 245          * When booting from the SD card or NAND memory, the "eGON.BT0"
 246          * signature is expected to be found in memory at the address 0x0004
 247          * (see the "mksunxiboot" tool, which generates this header).
 248          *
 249          * When booting in the FEL mode over USB, this signature is patched in
 250          * memory and replaced with something else by the 'fel' tool. This other
 251          * signature is selected in such a way, that it can't be present in a
 252          * valid bootable SD card image (because the BROM would refuse to
 253          * execute the SPL in this case).
 254          *
 255          * This checks for the signature and if it is not found returns to
 256          * the FEL code in the BROM to wait and receive the main u-boot
 257          * binary over USB. If it is found, it determines where SPL was
 258          * read from.
 259          */
 260         switch (boot_source) {
 261         case SUNXI_INVALID_BOOT_SOURCE:
 262                 return BOOT_DEVICE_BOARD;
 263         case SUNXI_BOOTED_FROM_MMC0:
 264         case SUNXI_BOOTED_FROM_MMC0_HIGH:
 265                 return BOOT_DEVICE_MMC1;
 266         case SUNXI_BOOTED_FROM_NAND:
 267                 return BOOT_DEVICE_NAND;
 268         case SUNXI_BOOTED_FROM_MMC2:
 269         case SUNXI_BOOTED_FROM_MMC2_HIGH:
 270                 return BOOT_DEVICE_MMC2;
 271         case SUNXI_BOOTED_FROM_SPI:
 272                 return BOOT_DEVICE_SPI;
 273         }
 274
 275         panic("Unknown boot source %d\n", boot_source);
 276         return -1;              /* Never reached */
 277 }
 278
 279 #ifdef CONFIG_SPL_BUILD
 280 /*
 281  * The eGON SPL image can be located at 8KB or at 128KB into an SD card or
 282  * an eMMC device. The boot source has bit 4 set in the latter case.
 283  * By adding 120KB to the normal offset when booting from a "high" location
 284  * we can support both cases.
 285  */
 286 unsigned long spl_mmc_get_uboot_raw_sector(struct mmc *mmc)
 287 {
 288         unsigned long sector = CONFIG_SYS_MMCSD_RAW_MODE_U_BOOT_SECTOR;
 289
 290         switch (sunxi_get_boot_source()) {
 291         case SUNXI_BOOTED_FROM_MMC0_HIGH:
 292         case SUNXI_BOOTED_FROM_MMC2_HIGH:
 293                 sector += (128 - 8) * 2;
 294                 break;
 295         }
 296
 297         return sector;
 298 }
 299
 300 u32 spl_boot_device(void)
 301 {
 302         return sunxi_get_boot_device();
 303 }
 304
 305 void board_init_f(ulong dummy)
 306 {
 307         spl_init();
 308         preloader_console_init();
 309
 310 #ifdef CONFIG_SPL_I2C_SUPPORT
 311         /* Needed early by sunxi_board_init if PMU is enabled */
 312         i2c_init(CONFIG_SYS_I2C_SPEED, CONFIG_SYS_I2C_SLAVE);
 313 #endif
 314         sunxi_board_init();
 315 }
 316 #endif
 317
 318 void reset_cpu(ulong addr)
 319 {
 320 #if defined(CONFIG_SUNXI_GEN_SUN4I) || defined(CONFIG_MACH_SUN8I_R40)
 321         static const struct sunxi_wdog *wdog =
 322                  &((struct sunxi_timer_reg *)SUNXI_TIMER_BASE)->wdog;
 323
 324         /* Set the watchdog for its shortest interval (.5s) and wait */
 325         writel(WDT_MODE_RESET_EN | WDT_MODE_EN, &wdog->mode);
 326         writel(WDT_CTRL_KEY | WDT_CTRL_RESTART, &wdog->ctl);
 327
 328         while (1) {
 329                 /* sun5i sometimes gets stuck without this */
 330                 writel(WDT_MODE_RESET_EN | WDT_MODE_EN, &wdog->mode);
 331         }
 332 #elif defined(CONFIG_SUNXI_GEN_SUN6I) || defined(CONFIG_MACH_SUN50I_H6)
 333 #if defined(CONFIG_MACH_SUN50I_H6)
 334         /* WDOG is broken for some H6 rev. use the R_WDOG instead */
 335         static const struct sunxi_wdog *wdog =
 336                 (struct sunxi_wdog *)SUNXI_R_WDOG_BASE;
 337 #else
 338         static const struct sunxi_wdog *wdog =
 339                 ((struct sunxi_timer_reg *)SUNXI_TIMER_BASE)->wdog;
 340 #endif
 341         /* Set the watchdog for its shortest interval (.5s) and wait */
 342         writel(WDT_CFG_RESET, &wdog->cfg);
 343         writel(WDT_MODE_EN, &wdog->mode);
 344         writel(WDT_CTRL_KEY | WDT_CTRL_RESTART, &wdog->ctl);
 345         while (1) { }
 346 #endif
 347 }
 348
 349 #if !CONFIG_IS_ENABLED(SYS_DCACHE_OFF) && !defined(CONFIG_ARM64)
 350 void enable_caches(void)
 351 {
 352         /* Enable D-cache. I-cache is already enabled in start.S */
 353         dcache_enable();
 354 }
 355 #endif