arch/arm/mach-stm32mp/cpu.c

   1 // SPDX-License-Identifier: GPL-2.0+ OR BSD-3-Clause
   2 /*
   3  * Copyright (C) 2018, STMicroelectronics - All Rights Reserved
   4  */
   5 #include <common.h>
   6 #include <clk.h>
   7 #include <debug_uart.h>
   8 #include <environment.h>
   9 #include <misc.h>
  10 #include <asm/io.h>
  11 #include <asm/arch/stm32.h>
  12 #include <asm/arch/sys_proto.h>
  13 #include <dm/device.h>
  14 #include <dm/uclass.h>
  15
  16 /* RCC register */
  17 #define RCC_TZCR                (STM32_RCC_BASE + 0x00)
  18 #define RCC_DBGCFGR             (STM32_RCC_BASE + 0x080C)
  19 #define RCC_BDCR                (STM32_RCC_BASE + 0x0140)
  20 #define RCC_MP_APB5ENSETR       (STM32_RCC_BASE + 0x0208)
  21 #define RCC_MP_AHB5ENSETR       (STM32_RCC_BASE + 0x0210)
  22 #define RCC_BDCR_VSWRST         BIT(31)
  23 #define RCC_BDCR_RTCSRC         GENMASK(17, 16)
  24 #define RCC_DBGCFGR_DBGCKEN     BIT(8)
  25
  26 /* Security register */
  27 #define ETZPC_TZMA1_SIZE        (STM32_ETZPC_BASE + 0x04)
  28 #define ETZPC_DECPROT0          (STM32_ETZPC_BASE + 0x10)
  29
  30 #define TZC_GATE_KEEPER         (STM32_TZC_BASE + 0x008)
  31 #define TZC_REGION_ATTRIBUTE0   (STM32_TZC_BASE + 0x110)
  32 #define TZC_REGION_ID_ACCESS0   (STM32_TZC_BASE + 0x114)
  33
  34 #define TAMP_CR1                (STM32_TAMP_BASE + 0x00)
  35
  36 #define PWR_CR1                 (STM32_PWR_BASE + 0x00)
  37 #define PWR_CR1_DBP             BIT(8)
  38
  39 /* DBGMCU register */
  40 #define DBGMCU_IDC              (STM32_DBGMCU_BASE + 0x00)
  41 #define DBGMCU_APB4FZ1          (STM32_DBGMCU_BASE + 0x2C)
  42 #define DBGMCU_APB4FZ1_IWDG2    BIT(2)
  43 #define DBGMCU_IDC_DEV_ID_MASK  GENMASK(11, 0)
  44 #define DBGMCU_IDC_DEV_ID_SHIFT 0
  45 #define DBGMCU_IDC_REV_ID_MASK  GENMASK(31, 16)
  46 #define DBGMCU_IDC_REV_ID_SHIFT 16
  47
  48 /* GPIOZ registers */
  49 #define GPIOZ_SECCFGR           0x54004030
  50
  51 /* boot interface from Bootrom
  52  * - boot instance = bit 31:16
  53  * - boot device = bit 15:0
  54  */
  55 #define BOOTROM_PARAM_ADDR      0x2FFC0078
  56 #define BOOTROM_MODE_MASK       GENMASK(15, 0)
  57 #define BOOTROM_MODE_SHIFT      0
  58 #define BOOTROM_INSTANCE_MASK    GENMASK(31, 16)
  59 #define BOOTROM_INSTANCE_SHIFT  16
  60
  61 /* BSEC OTP index */
  62 #define BSEC_OTP_RPN    1
  63 #define BSEC_OTP_SERIAL 13
  64 #define BSEC_OTP_PKG    16
  65 #define BSEC_OTP_MAC    57
  66
  67 /* Device Part Number (RPN) = OTP_DATA1 lower 8 bits */
  68 #define RPN_SHIFT       0
  69 #define RPN_MASK        GENMASK(7, 0)
  70
  71 /* Package = bit 27:29 of OTP16
  72  * - 100: LBGA448 (FFI) => AA = LFBGA 18x18mm 448 balls p. 0.8mm
  73  * - 011: LBGA354 (LCI) => AB = LFBGA 16x16mm 359 balls p. 0.8mm
  74  * - 010: TFBGA361 (FFC) => AC = TFBGA 12x12mm 361 balls p. 0.5mm
  75  * - 001: TFBGA257 (LCC) => AD = TFBGA 10x10mm 257 balls p. 0.5mm
  76  * - others: Reserved
  77  */
  78 #define PKG_SHIFT       27
  79 #define PKG_MASK        GENMASK(2, 0)
  80
  81 #if !defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD)
  82 #ifndef CONFIG_STM32MP1_TRUSTED
  83 static void security_init(void)
  84 {
  85         /* Disable the backup domain write protection */
  86         /* the protection is enable at each reset by hardware */
  87         /* And must be disable by software */
  88         setbits_le32(PWR_CR1, PWR_CR1_DBP);
  89
  90         while (!(readl(PWR_CR1) & PWR_CR1_DBP))
  91                 ;
  92
  93         /* If RTC clock isn't enable so this is a cold boot then we need
  94          * to reset the backup domain
  95          */
  96         if (!(readl(RCC_BDCR) & RCC_BDCR_RTCSRC)) {
  97                 setbits_le32(RCC_BDCR, RCC_BDCR_VSWRST);
  98                 while (!(readl(RCC_BDCR) & RCC_BDCR_VSWRST))
  99                         ;
 100                 clrbits_le32(RCC_BDCR, RCC_BDCR_VSWRST);
 101         }
 102
 103         /* allow non secure access in Write/Read for all peripheral */
 104         writel(GENMASK(25, 0), ETZPC_DECPROT0);
 105
 106         /* Open SYSRAM for no secure access */
 107         writel(0x0, ETZPC_TZMA1_SIZE);
 108
 109         /* enable TZC1 TZC2 clock */
 110         writel(BIT(11) | BIT(12), RCC_MP_APB5ENSETR);
 111
 112         /* Region 0 set to no access by default */
 113         /* bit 0 / 16 => nsaid0 read/write Enable
 114          * bit 1 / 17 => nsaid1 read/write Enable
 115          * ...
 116          * bit 15 / 31 => nsaid15 read/write Enable
 117          */
 118         writel(0xFFFFFFFF, TZC_REGION_ID_ACCESS0);
 119         /* bit 30 / 31 => Secure Global Enable : write/read */
 120         /* bit 0 / 1 => Region Enable for filter 0/1 */
 121         writel(BIT(0) | BIT(1) | BIT(30) | BIT(31), TZC_REGION_ATTRIBUTE0);
 122
 123         /* Enable Filter 0 and 1 */
 124         setbits_le32(TZC_GATE_KEEPER, BIT(0) | BIT(1));
 125
 126         /* RCC trust zone deactivated */
 127         writel(0x0, RCC_TZCR);
 128
 129         /* TAMP: deactivate the internal tamper
 130          * Bit 23 ITAMP8E: monotonic counter overflow
 131          * Bit 20 ITAMP5E: RTC calendar overflow
 132          * Bit 19 ITAMP4E: HSE monitoring
 133          * Bit 18 ITAMP3E: LSE monitoring
 134          * Bit 16 ITAMP1E: RTC power domain supply monitoring
 135          */
 136         writel(0x0, TAMP_CR1);
 137
 138         /* GPIOZ: deactivate the security */
 139         writel(BIT(0), RCC_MP_AHB5ENSETR);
 140         writel(0x0, GPIOZ_SECCFGR);
 141 }
 142 #endif /* CONFIG_STM32MP1_TRUSTED */
 143
 144 /*
 145  * Debug init
 146  */
 147 static void dbgmcu_init(void)
 148 {
 149         setbits_le32(RCC_DBGCFGR, RCC_DBGCFGR_DBGCKEN);
 150
 151         /* Freeze IWDG2 if Cortex-A7 is in debug mode */
 152         setbits_le32(DBGMCU_APB4FZ1, DBGMCU_APB4FZ1_IWDG2);
 153 }
 154 #endif /* !defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD) */
 155
 156 #if !defined(CONFIG_STM32MP1_TRUSTED) && \
 157         (!defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD))
 158 /* get bootmode from ROM code boot context: saved in TAMP register */
 159 static void update_bootmode(void)
 160 {
 161         u32 boot_mode;
 162         u32 bootrom_itf = readl(BOOTROM_PARAM_ADDR);
 163         u32 bootrom_device, bootrom_instance;
 164
 165         /* enable TAMP clock = RTCAPBEN */
 166         writel(BIT(8), RCC_MP_APB5ENSETR);
 167
 168         /* read bootrom context */
 169         bootrom_device =
 170                 (bootrom_itf & BOOTROM_MODE_MASK) >> BOOTROM_MODE_SHIFT;
 171         bootrom_instance =
 172                 (bootrom_itf & BOOTROM_INSTANCE_MASK) >> BOOTROM_INSTANCE_SHIFT;
 173         boot_mode =
 174                 ((bootrom_device << BOOT_TYPE_SHIFT) & BOOT_TYPE_MASK) |
 175                 ((bootrom_instance << BOOT_INSTANCE_SHIFT) &
 176                  BOOT_INSTANCE_MASK);
 177
 178         /* save the boot mode in TAMP backup register */
 179         clrsetbits_le32(TAMP_BOOT_CONTEXT,
 180                         TAMP_BOOT_MODE_MASK,
 181                         boot_mode << TAMP_BOOT_MODE_SHIFT);
 182 }
 183 #endif
 184
 185 u32 get_bootmode(void)
 186 {
 187         /* read bootmode from TAMP backup register */
 188         return (readl(TAMP_BOOT_CONTEXT) & TAMP_BOOT_MODE_MASK) >>
 189                     TAMP_BOOT_MODE_SHIFT;
 190 }
 191
 192 /*
 193  * Early system init
 194  */
 195 int arch_cpu_init(void)
 196 {
 197         u32 boot_mode;
 198
 199         /* early armv7 timer init: needed for polling */
 200         timer_init();
 201
 202 #if !defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD)
 203         dbgmcu_init();
 204 #ifndef CONFIG_STM32MP1_TRUSTED
 205         security_init();
 206         update_bootmode();
 207 #endif
 208 #endif
 209
 210         boot_mode = get_bootmode();
 211
 212         if ((boot_mode & TAMP_BOOT_DEVICE_MASK) == BOOT_SERIAL_UART)
 213                 gd->flags |= GD_FLG_SILENT | GD_FLG_DISABLE_CONSOLE;
 214 #if defined(CONFIG_DEBUG_UART) && \
 215         !defined(CONFIG_STM32MP1_TRUSTED) && \
 216         (!defined(CONFIG_SPL) || defined(CONFIG_SPL_BUILD))
 217         else
 218                 debug_uart_init();
 219 #endif
 220
 221         return 0;
 222 }
 223
 224 void enable_caches(void)
 225 {
 226         /* Enable D-cache. I-cache is already enabled in start.S */
 227         dcache_enable();
 228 }
 229
 230 static u32 read_idc(void)
 231 {
 232         setbits_le32(RCC_DBGCFGR, RCC_DBGCFGR_DBGCKEN);
 233
 234         return readl(DBGMCU_IDC);
 235 }
 236
 237 u32 get_cpu_rev(void)
 238 {
 239         return (read_idc() & DBGMCU_IDC_REV_ID_MASK) >> DBGMCU_IDC_REV_ID_SHIFT;
 240 }
 241
 242 static u32 get_otp(int index, int shift, int mask)
 243 {
 244         int ret;
 245         struct udevice *dev;
 246         u32 otp = 0;
 247
 248         ret = uclass_get_device_by_driver(UCLASS_MISC,
 249                                           DM_GET_DRIVER(stm32mp_bsec),
 250                                           &dev);
 251
 252         if (!ret)
 253                 ret = misc_read(dev, STM32_BSEC_SHADOW(index),
 254                                 &otp, sizeof(otp));
 255
 256         return (otp >> shift) & mask;
 257 }
 258
 259 /* Get Device Part Number (RPN) from OTP */
 260 static u32 get_cpu_rpn(void)
 261 {
 262         return get_otp(BSEC_OTP_RPN, RPN_SHIFT, RPN_MASK);
 263 }
 264
 265 u32 get_cpu_type(void)
 266 {
 267         u32 id;
 268
 269         id = (read_idc() & DBGMCU_IDC_DEV_ID_MASK) >> DBGMCU_IDC_DEV_ID_SHIFT;
 270
 271         return (id << 16) | get_cpu_rpn();
 272 }
 273
 274 /* Get Package options from OTP */
 275 u32 get_cpu_package(void)
 276 {
 277         return get_otp(BSEC_OTP_PKG, PKG_SHIFT, PKG_MASK);
 278 }
 279
 280 #if defined(CONFIG_DISPLAY_CPUINFO)
 281 int print_cpuinfo(void)
 282 {
 283         char *cpu_s, *cpu_r, *pkg;
 284
 285         /* MPUs Part Numbers */
 286         switch (get_cpu_type()) {
 287         case CPU_STM32MP157Cxx:
 288                 cpu_s = "157C";
 289                 break;
 290         case CPU_STM32MP157Axx:
 291                 cpu_s = "157A";
 292                 break;
 293         case CPU_STM32MP153Cxx:
 294                 cpu_s = "153C";
 295                 break;
 296         case CPU_STM32MP153Axx:
 297                 cpu_s = "153A";
 298                 break;
 299         case CPU_STM32MP151Cxx:
 300                 cpu_s = "151C";
 301                 break;
 302         case CPU_STM32MP151Axx:
 303                 cpu_s = "151A";
 304                 break;
 305         default:
 306                 cpu_s = "????";
 307                 break;
 308         }
 309
 310         /* Package */
 311         switch (get_cpu_package()) {
 312         case PKG_AA_LBGA448:
 313                 pkg = "AA";
 314                 break;
 315         case PKG_AB_LBGA354:
 316                 pkg = "AB";
 317                 break;
 318         case PKG_AC_TFBGA361:
 319                 pkg = "AC";
 320                 break;
 321         case PKG_AD_TFBGA257:
 322                 pkg = "AD";
 323                 break;
 324         default:
 325                 pkg = "??";
 326                 break;
 327         }
 328
 329         /* REVISION */
 330         switch (get_cpu_rev()) {
 331         case CPU_REVA:
 332                 cpu_r = "A";
 333                 break;
 334         case CPU_REVB:
 335                 cpu_r = "B";
 336                 break;
 337         default:
 338                 cpu_r = "?";
 339                 break;
 340         }
 341
 342         printf("CPU: STM32MP%s%s Rev.%s\n", cpu_s, pkg, cpu_r);
 343
 344         return 0;
 345 }
 346 #endif /* CONFIG_DISPLAY_CPUINFO */
 347
 348 static void setup_boot_mode(void)
 349 {
 350         const u32 serial_addr[] = {
 351                 STM32_USART1_BASE,
 352                 STM32_USART2_BASE,
 353                 STM32_USART3_BASE,
 354                 STM32_UART4_BASE,
 355                 STM32_UART5_BASE,
 356                 STM32_USART6_BASE,
 357                 STM32_UART7_BASE,
 358                 STM32_UART8_BASE
 359         };
 360         char cmd[60];
 361         u32 boot_ctx = readl(TAMP_BOOT_CONTEXT);
 362         u32 boot_mode =
 363                 (boot_ctx & TAMP_BOOT_MODE_MASK) >> TAMP_BOOT_MODE_SHIFT;
 364         unsigned int instance = (boot_mode & TAMP_BOOT_INSTANCE_MASK) - 1;
 365         u32 forced_mode = (boot_ctx & TAMP_BOOT_FORCED_MASK);
 366         struct udevice *dev;
 367         int alias;
 368
 369         pr_debug("%s: boot_ctx=0x%x => boot_mode=%x, instance=%d forced=%x\n",
 370                  __func__, boot_ctx, boot_mode, instance, forced_mode);
 371         switch (boot_mode & TAMP_BOOT_DEVICE_MASK) {
 372         case BOOT_SERIAL_UART:
 373                 if (instance > ARRAY_SIZE(serial_addr))
 374                         break;
 375                 /* serial : search associated alias in devicetree */
 376                 sprintf(cmd, "serial@%x", serial_addr[instance]);
 377                 if (uclass_get_device_by_name(UCLASS_SERIAL, cmd, &dev))
 378                         break;
 379                 if (fdtdec_get_alias_seq(gd->fdt_blob, "serial",
 380                                          dev_of_offset(dev), &alias))
 381                         break;
 382                 sprintf(cmd, "%d", alias);
 383                 env_set("boot_device", "serial");
 384                 env_set("boot_instance", cmd);
 385
 386                 /* restore console on uart when not used */
 387                 if (gd->cur_serial_dev != dev) {
 388                         gd->flags &= ~(GD_FLG_SILENT |
 389                                        GD_FLG_DISABLE_CONSOLE);
 390                         printf("serial boot with console enabled!\n");
 391                 }
 392                 break;
 393         case BOOT_SERIAL_USB:
 394                 env_set("boot_device", "usb");
 395                 env_set("boot_instance", "0");
 396                 break;
 397         case BOOT_FLASH_SD:
 398         case BOOT_FLASH_EMMC:
 399                 sprintf(cmd, "%d", instance);
 400                 env_set("boot_device", "mmc");
 401                 env_set("boot_instance", cmd);
 402                 break;
 403         case BOOT_FLASH_NAND:
 404                 env_set("boot_device", "nand");
 405                 env_set("boot_instance", "0");
 406                 break;
 407         case BOOT_FLASH_NOR:
 408                 env_set("boot_device", "nor");
 409                 env_set("boot_instance", "0");
 410                 break;
 411         default:
 412                 pr_debug("unexpected boot mode = %x\n", boot_mode);
 413                 break;
 414         }
 415
 416         switch (forced_mode) {
 417         case BOOT_FASTBOOT:
 418                 printf("Enter fastboot!\n");
 419                 env_set("preboot", "env set preboot; fastboot 0");
 420                 break;
 421         case BOOT_STM32PROG:
 422                 env_set("boot_device", "usb");
 423                 env_set("boot_instance", "0");
 424                 break;
 425         case BOOT_UMS_MMC0:
 426         case BOOT_UMS_MMC1:
 427         case BOOT_UMS_MMC2:
 428                 printf("Enter UMS!\n");
 429                 instance = forced_mode - BOOT_UMS_MMC0;
 430                 sprintf(cmd, "env set preboot; ums 0 mmc %d", instance);
 431                 env_set("preboot", cmd);
 432                 break;
 433         case BOOT_RECOVERY:
 434                 env_set("preboot", "env set preboot; run altbootcmd");
 435                 break;
 436         case BOOT_NORMAL:
 437                 break;
 438         default:
 439                 pr_debug("unexpected forced boot mode = %x\n", forced_mode);
 440                 break;
 441         }
 442
 443         /* clear TAMP for next reboot */
 444         clrsetbits_le32(TAMP_BOOT_CONTEXT, TAMP_BOOT_FORCED_MASK, BOOT_NORMAL);
 445 }
 446
 447 /*
 448  * If there is no MAC address in the environment, then it will be initialized
 449  * (silently) from the value in the OTP.
 450  */
 451 static int setup_mac_address(void)
 452 {
 453 #if defined(CONFIG_NET)
 454         int ret;
 455         int i;
 456         u32 otp[2];
 457         uchar enetaddr[6];
 458         struct udevice *dev;
 459
 460         /* MAC already in environment */
 461         if (eth_env_get_enetaddr("ethaddr", enetaddr))
 462                 return 0;
 463
 464         ret = uclass_get_device_by_driver(UCLASS_MISC,
 465                                           DM_GET_DRIVER(stm32mp_bsec),
 466                                           &dev);
 467         if (ret)
 468                 return ret;
 469
 470         ret = misc_read(dev, STM32_BSEC_SHADOW(BSEC_OTP_MAC),
 471                         otp, sizeof(otp));
 472         if (ret < 0)
 473                 return ret;
 474
 475         for (i = 0; i < 6; i++)
 476                 enetaddr[i] = ((uint8_t *)&otp)[i];
 477
 478         if (!is_valid_ethaddr(enetaddr)) {
 479                 pr_err("invalid MAC address in OTP %pM\n", enetaddr);
 480                 return -EINVAL;
 481         }
 482         pr_debug("OTP MAC address = %pM\n", enetaddr);
 483         ret = !eth_env_set_enetaddr("ethaddr", enetaddr);
 484         if (!ret)
 485                 pr_err("Failed to set mac address %pM from OTP: %d\n",
 486                        enetaddr, ret);
 487 #endif
 488
 489         return 0;
 490 }
 491
 492 static int setup_serial_number(void)
 493 {
 494         char serial_string[25];
 495         u32 otp[3] = {0, 0, 0 };
 496         struct udevice *dev;
 497         int ret;
 498
 499         if (env_get("serial#"))
 500                 return 0;
 501
 502         ret = uclass_get_device_by_driver(UCLASS_MISC,
 503                                           DM_GET_DRIVER(stm32mp_bsec),
 504                                           &dev);
 505         if (ret)
 506                 return ret;
 507
 508         ret = misc_read(dev, STM32_BSEC_SHADOW(BSEC_OTP_SERIAL),
 509                         otp, sizeof(otp));
 510         if (ret < 0)
 511                 return ret;
 512
 513         sprintf(serial_string, "%08X%08X%08X", otp[0], otp[1], otp[2]);
 514         env_set("serial#", serial_string);
 515
 516         return 0;
 517 }
 518
 519 int arch_misc_init(void)
 520 {
 521         setup_boot_mode();
 522         setup_mac_address();
 523         setup_serial_number();
 524
 525         return 0;
 526 }