arch/arm/mach-rockchip/rk3368/rk3368.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (c) 2016 Rockchip Electronics Co., Ltd
   4  * Copyright (c) 2016 Andreas Färber
   5  */
   6
   7 #include <common.h>
   8 #include <init.h>
   9 #include <syscon.h>
  10 #include <asm/armv8/mmu.h>
  11 #include <asm/io.h>
  12 #include <asm/arch-rockchip/bootrom.h>
  13 #include <asm/arch-rockchip/clock.h>
  14 #include <asm/arch-rockchip/cru_rk3368.h>
  15 #include <asm/arch-rockchip/grf_rk3368.h>
  16 #include <asm/arch-rockchip/hardware.h>
  17 #include <linux/delay.h>
  18
  19 DECLARE_GLOBAL_DATA_PTR;
  20
  21 #define IMEM_BASE                  0xFF8C0000
  22
  23 /* Max MCU's SRAM value is 8K, begin at (IMEM_BASE + 4K) */
  24 #define MCU_SRAM_BASE                   (IMEM_BASE + 1024 * 4)
  25 #define MCU_SRAM_BASE_BIT31_BIT28       ((MCU_SRAM_BASE & GENMASK(31, 28)) >> 28)
  26 #define MCU_SRAM_BASE_BIT27_BIT12       ((MCU_SRAM_BASE & GENMASK(27, 12)) >> 12)
  27 /* exsram may using by mcu to accessing dram(0x0-0x20000000) */
  28 #define MCU_EXSRAM_BASE    (0)
  29 #define MCU_EXSRAM_BASE_BIT31_BIT28       ((MCU_EXSRAM_BASE & GENMASK(31, 28)) >> 28)
  30 #define MCU_EXSRAM_BASE_BIT27_BIT12       ((MCU_EXSRAM_BASE & GENMASK(27, 12)) >> 12)
  31 /* experi no used, reserved value = 0 */
  32 #define MCU_EXPERI_BASE    (0)
  33 #define MCU_EXPERI_BASE_BIT31_BIT28       ((MCU_EXPERI_BASE & GENMASK(31, 28)) >> 28)
  34 #define MCU_EXPERI_BASE_BIT27_BIT12       ((MCU_EXPERI_BASE & GENMASK(27, 12)) >> 12)
  35
  36 static struct mm_region rk3368_mem_map[] = {
  37         {
  38                 .virt = 0x0UL,
  39                 .phys = 0x0UL,
  40                 .size = 0x80000000UL,
  41                 .attrs = PTE_BLOCK_MEMTYPE(MT_NORMAL) |
  42                          PTE_BLOCK_INNER_SHARE
  43         }, {
  44                 .virt = 0xf0000000UL,
  45                 .phys = 0xf0000000UL,
  46                 .size = 0x10000000UL,
  47                 .attrs = PTE_BLOCK_MEMTYPE(MT_DEVICE_NGNRNE) |
  48                          PTE_BLOCK_NON_SHARE |
  49                          PTE_BLOCK_PXN | PTE_BLOCK_UXN
  50         }, {
  51                 /* List terminator */
  52                 0,
  53         }
  54 };
  55
  56 struct mm_region *mem_map = rk3368_mem_map;
  57
  58 const char * const boot_devices[BROM_LAST_BOOTSOURCE + 1] = {
  59         [BROM_BOOTSOURCE_EMMC] = "/dwmmc@ff0f0000",
  60         [BROM_BOOTSOURCE_SD] = "/dwmmc@ff0c0000",
  61 };
  62
  63 #ifdef CONFIG_ARCH_EARLY_INIT_R
  64 static int mcu_init(void)
  65 {
  66         struct rk3368_grf *grf = syscon_get_first_range(ROCKCHIP_SYSCON_GRF);
  67         struct rk3368_cru *cru = rockchip_get_cru();
  68
  69         rk_clrsetreg(&grf->soc_con14, MCU_SRAM_BASE_BIT31_BIT28_MASK,
  70                      MCU_SRAM_BASE_BIT31_BIT28 << MCU_SRAM_BASE_BIT31_BIT28_SHIFT);
  71         rk_clrsetreg(&grf->soc_con11, MCU_SRAM_BASE_BIT27_BIT12_MASK,
  72                      MCU_SRAM_BASE_BIT27_BIT12 << MCU_SRAM_BASE_BIT27_BIT12_SHIFT);
  73         rk_clrsetreg(&grf->soc_con14, MCU_EXSRAM_BASE_BIT31_BIT28_MASK,
  74                      MCU_EXSRAM_BASE_BIT31_BIT28 << MCU_EXSRAM_BASE_BIT31_BIT28_SHIFT);
  75         rk_clrsetreg(&grf->soc_con12, MCU_EXSRAM_BASE_BIT27_BIT12_MASK,
  76                      MCU_EXSRAM_BASE_BIT27_BIT12 << MCU_EXSRAM_BASE_BIT27_BIT12_SHIFT);
  77         rk_clrsetreg(&grf->soc_con14, MCU_EXPERI_BASE_BIT31_BIT28_MASK,
  78                      MCU_EXPERI_BASE_BIT31_BIT28 << MCU_EXPERI_BASE_BIT31_BIT28_SHIFT);
  79         rk_clrsetreg(&grf->soc_con13, MCU_EXPERI_BASE_BIT27_BIT12_MASK,
  80                      MCU_EXPERI_BASE_BIT27_BIT12 << MCU_EXPERI_BASE_BIT27_BIT12_SHIFT);
  81
  82         rk_clrsetreg(&cru->clksel_con[12], MCU_PLL_SEL_MASK | MCU_CLK_DIV_MASK,
  83                      (MCU_PLL_SEL_GPLL << MCU_PLL_SEL_SHIFT) |
  84                      (5 << MCU_CLK_DIV_SHIFT));
  85
  86          /* mcu dereset, for start running */
  87         rk_clrreg(&cru->softrst_con[1], MCU_PO_SRST_MASK | MCU_SYS_SRST_MASK);
  88
  89         return 0;
  90 }
  91
  92 int arch_early_init_r(void)
  93 {
  94         return mcu_init();
  95 }
  96 #endif
  97
  98 #ifdef CONFIG_SPL_BUILD
  99 /*
 100  * The SPL (and also the full U-Boot stage on the RK3368) will run in
 101  * secure mode (i.e. EL3) and an ATF will eventually be booted before
 102  * starting up the operating system... so we can initialize the SGRF
 103  * here and rely on the ATF installing the final (secure) policy
 104  * later.
 105  */
 106 static inline uintptr_t sgrf_soc_con_addr(unsigned int no)
 107 {
 108         const uintptr_t SGRF_BASE =
 109                 (uintptr_t)syscon_get_first_range(ROCKCHIP_SYSCON_SGRF);
 110
 111         return SGRF_BASE + sizeof(u32) * no;
 112 }
 113
 114 static inline uintptr_t sgrf_busdmac_addr(unsigned int no)
 115 {
 116         const uintptr_t SGRF_BASE =
 117                 (uintptr_t)syscon_get_first_range(ROCKCHIP_SYSCON_SGRF);
 118         const uintptr_t SGRF_BUSDMAC_OFFSET = 0x100;
 119         const uintptr_t SGRF_BUSDMAC_BASE = SGRF_BASE + SGRF_BUSDMAC_OFFSET;
 120
 121         return SGRF_BUSDMAC_BASE + sizeof(u32) * no;
 122 }
 123
 124 static void sgrf_init(void)
 125 {
 126         struct rk3368_cru * const cru =
 127                 (struct rk3368_cru * const)rockchip_get_cru();
 128         const u16 SGRF_SOC_CON_SEC = GENMASK(15, 0);
 129         const u16 SGRF_BUSDMAC_CON0_SEC = BIT(2);
 130         const u16 SGRF_BUSDMAC_CON1_SEC = GENMASK(15, 12);
 131
 132         /* Set all configurable IP to 'non secure'-mode */
 133         rk_setreg(sgrf_soc_con_addr(5), SGRF_SOC_CON_SEC);
 134         rk_setreg(sgrf_soc_con_addr(6), SGRF_SOC_CON_SEC);
 135         rk_setreg(sgrf_soc_con_addr(7), SGRF_SOC_CON_SEC);
 136
 137         /*
 138          * From rockchip-uboot/arch/arm/cpu/armv8/rk33xx/cpu.c
 139          * Original comment: "ddr space set no secure mode"
 140          */
 141         rk_clrreg(sgrf_soc_con_addr(8), SGRF_SOC_CON_SEC);
 142         rk_clrreg(sgrf_soc_con_addr(9), SGRF_SOC_CON_SEC);
 143         rk_clrreg(sgrf_soc_con_addr(10), SGRF_SOC_CON_SEC);
 144
 145         /* Set 'secure dma' to 'non secure'-mode */
 146         rk_setreg(sgrf_busdmac_addr(0), SGRF_BUSDMAC_CON0_SEC);
 147         rk_setreg(sgrf_busdmac_addr(1), SGRF_BUSDMAC_CON1_SEC);
 148
 149         dsb();  /* barrier */
 150
 151         rk_setreg(&cru->softrst_con[1], DMA1_SRST_REQ);
 152         rk_setreg(&cru->softrst_con[4], DMA2_SRST_REQ);
 153
 154         dsb();  /* barrier */
 155         udelay(10);
 156
 157         rk_clrreg(&cru->softrst_con[1], DMA1_SRST_REQ);
 158         rk_clrreg(&cru->softrst_con[4], DMA2_SRST_REQ);
 159 }
 160
 161 int arch_cpu_init(void)
 162 {
 163         /* Reset security, so we can use DMA in the MMC drivers */
 164         sgrf_init();
 165
 166         return 0;
 167 }
 168 #endif
 169
 170 #ifdef CONFIG_DEBUG_UART_BOARD_INIT
 171 void board_debug_uart_init(void)
 172 {
 173         /*
 174          * N.B.: This is called before the device-model has been
 175          *       initialised. For this reason, we can not access
 176          *       the GRF address range using the syscon API.
 177          */
 178 #if defined(CONFIG_DEBUG_UART_BASE) && (CONFIG_DEBUG_UART_BASE == 0xff180000)
 179         struct rk3368_grf * const grf =
 180                 (struct rk3368_grf * const)0xff770000;
 181
 182         enum {
 183                 GPIO2D1_MASK            = GENMASK(3, 2),
 184                 GPIO2D1_GPIO            = 0,
 185                 GPIO2D1_UART0_SOUT      = (1 << 2),
 186
 187                 GPIO2D0_MASK            = GENMASK(1, 0),
 188                 GPIO2D0_GPIO            = 0,
 189                 GPIO2D0_UART0_SIN       = (1 << 0),
 190         };
 191
 192         /* Enable early UART0 on the RK3368 */
 193         rk_clrsetreg(&grf->gpio2d_iomux,
 194                      GPIO2D0_MASK, GPIO2D0_UART0_SIN);
 195         rk_clrsetreg(&grf->gpio2d_iomux,
 196                      GPIO2D1_MASK, GPIO2D1_UART0_SOUT);
 197 #elif defined(CONFIG_DEBUG_UART_BASE) && (CONFIG_DEBUG_UART_BASE == 0xff1c0000)
 198         struct rk3368_pmu_grf * const pmugrf __maybe_unused =
 199                 (struct rk3368_pmu_grf * const)0xff738000;
 200
 201         enum {
 202                 /* UART4 */
 203                 GPIO0D2_MASK            = GENMASK(5, 4),
 204                 GPIO0D2_GPIO            = 0,
 205                 GPIO0D2_UART4_SOUT      = (3 << 4),
 206
 207                 GPIO0D3_MASK            = GENMASK(7, 6),
 208                 GPIO0D3_GPIO            = 0,
 209                 GPIO0D3_UART4_SIN       = (3 << 6),
 210         };
 211
 212         /* Enable early UART4 on the PX5 */
 213         rk_clrsetreg(&pmugrf->gpio0d_iomux,
 214                      GPIO0D2_MASK | GPIO0D3_MASK,
 215                      GPIO0D2_UART4_SOUT | GPIO0D3_UART4_SIN);
 216 #elif defined(CONFIG_DEBUG_UART_BASE) && (CONFIG_DEBUG_UART_BASE == 0xff690000)
 217         struct rk3368_grf * const grf =
 218                 (struct rk3368_grf * const)0xff770000;
 219
 220         enum {
 221                 GPIO2A6_SHIFT           = 12,
 222                 GPIO2A6_MASK            = GENMASK(13, 12),
 223                 GPIO2A6_GPIO            = 0,
 224                 GPIO2A6_UART2_SIN       = (2 << GPIO2A6_SHIFT),
 225
 226                 GPIO2A5_SHIFT           = 10,
 227                 GPIO2A5_MASK            = GENMASK(11, 10),
 228                 GPIO2A5_GPIO            = 0,
 229                 GPIO2A5_UART2_SOUT      = (2 << GPIO2A5_SHIFT),
 230         };
 231
 232         /* Enable early UART2 on the RK3368 */
 233         rk_clrsetreg(&grf->gpio2a_iomux,
 234                      GPIO2A6_MASK, GPIO2A6_UART2_SIN);
 235         rk_clrsetreg(&grf->gpio2a_iomux,
 236                      GPIO2A5_MASK, GPIO2A5_UART2_SOUT);
 237 #endif
 238 }
 239 #endif