arch/arm/mach-omap2/am33xx/board.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * board.c
   4  *
   5  * Common board functions for AM33XX based boards
   6  *
   7  * Copyright (C) 2011, Texas Instruments, Incorporated - http://www.ti.com/
   8  */
   9
  10 #include <common.h>
  11 #include <dm.h>
  12 #include <debug_uart.h>
  13 #include <errno.h>
  14 #include <init.h>
  15 #include <net.h>
  16 #include <ns16550.h>
  17 #include <spl.h>
  18 #include <asm/arch/cpu.h>
  19 #include <asm/arch/hardware.h>
  20 #include <asm/arch/omap.h>
  21 #include <asm/arch/ddr_defs.h>
  22 #include <asm/arch/clock.h>
  23 #include <asm/arch/gpio.h>
  24 #include <asm/arch/i2c.h>
  25 #include <asm/arch/mem.h>
  26 #include <asm/arch/mmc_host_def.h>
  27 #include <asm/arch/sys_proto.h>
  28 #include <asm/io.h>
  29 #include <asm/emif.h>
  30 #include <asm/gpio.h>
  31 #include <asm/omap_common.h>
  32 #include <i2c.h>
  33 #include <miiphy.h>
  34 #include <cpsw.h>
  35 #include <linux/delay.h>
  36 #include <linux/errno.h>
  37 #include <linux/compiler.h>
  38 #include <linux/usb/ch9.h>
  39 #include <linux/usb/gadget.h>
  40 #include <linux/usb/musb.h>
  41 #include <asm/omap_musb.h>
  42 #include <asm/davinci_rtc.h>
  43
  44 #define AM43XX_EMIF_BASE                                0x4C000000
  45 #define AM43XX_SDRAM_CONFIG_OFFSET                      0x8
  46 #define AM43XX_SDRAM_TYPE_MASK                          0xE0000000
  47 #define AM43XX_SDRAM_TYPE_SHIFT                         29
  48 #define AM43XX_SDRAM_TYPE_DDR3                          3
  49 #define AM43XX_READ_WRITE_LEVELING_CTRL_OFFSET          0xDC
  50 #define AM43XX_RDWRLVLFULL_START                        0x80000000
  51
  52 DECLARE_GLOBAL_DATA_PTR;
  53
  54 int dram_init(void)
  55 {
  56 #ifndef CONFIG_SKIP_LOWLEVEL_INIT
  57         sdram_init();
  58 #endif
  59
  60         /* dram_init must store complete ramsize in gd->ram_size */
  61         gd->ram_size = get_ram_size(
  62                         (void *)CONFIG_SYS_SDRAM_BASE,
  63                         CONFIG_MAX_RAM_BANK_SIZE);
  64         return 0;
  65 }
  66
  67 int dram_init_banksize(void)
  68 {
  69         gd->bd->bi_dram[0].start = CONFIG_SYS_SDRAM_BASE;
  70         gd->bd->bi_dram[0].size = gd->ram_size;
  71
  72         return 0;
  73 }
  74
  75 #if !CONFIG_IS_ENABLED(OF_CONTROL)
  76 static const struct ns16550_platdata am33xx_serial[] = {
  77         { .base = CONFIG_SYS_NS16550_COM1, .reg_shift = 2,
  78           .clock = CONFIG_SYS_NS16550_CLK, .fcr = UART_FCR_DEFVAL, },
  79 # ifdef CONFIG_SYS_NS16550_COM2
  80         { .base = CONFIG_SYS_NS16550_COM2, .reg_shift = 2,
  81           .clock = CONFIG_SYS_NS16550_CLK, .fcr = UART_FCR_DEFVAL, },
  82 #  ifdef CONFIG_SYS_NS16550_COM3
  83         { .base = CONFIG_SYS_NS16550_COM3, .reg_shift = 2,
  84           .clock = CONFIG_SYS_NS16550_CLK, .fcr = UART_FCR_DEFVAL, },
  85         { .base = CONFIG_SYS_NS16550_COM4, .reg_shift = 2,
  86           .clock = CONFIG_SYS_NS16550_CLK, .fcr = UART_FCR_DEFVAL, },
  87         { .base = CONFIG_SYS_NS16550_COM5, .reg_shift = 2,
  88           .clock = CONFIG_SYS_NS16550_CLK, .fcr = UART_FCR_DEFVAL, },
  89         { .base = CONFIG_SYS_NS16550_COM6, .reg_shift = 2,
  90           .clock = CONFIG_SYS_NS16550_CLK, .fcr = UART_FCR_DEFVAL, },
  91 #  endif
  92 # endif
  93 };
  94
  95 U_BOOT_DEVICES(am33xx_uarts) = {
  96         { "ns16550_serial", &am33xx_serial[0] },
  97 #  ifdef CONFIG_SYS_NS16550_COM2
  98         { "ns16550_serial", &am33xx_serial[1] },
  99 #   ifdef CONFIG_SYS_NS16550_COM3
 100         { "ns16550_serial", &am33xx_serial[2] },
 101         { "ns16550_serial", &am33xx_serial[3] },
 102         { "ns16550_serial", &am33xx_serial[4] },
 103         { "ns16550_serial", &am33xx_serial[5] },
 104 #   endif
 105 #  endif
 106 };
 107
 108 #ifdef CONFIG_DM_I2C
 109 static const struct omap_i2c_platdata am33xx_i2c[] = {
 110         { I2C_BASE1, 100000, OMAP_I2C_REV_V2},
 111         { I2C_BASE2, 100000, OMAP_I2C_REV_V2},
 112         { I2C_BASE3, 100000, OMAP_I2C_REV_V2},
 113 };
 114
 115 U_BOOT_DEVICES(am33xx_i2c) = {
 116         { "i2c_omap", &am33xx_i2c[0] },
 117         { "i2c_omap", &am33xx_i2c[1] },
 118         { "i2c_omap", &am33xx_i2c[2] },
 119 };
 120 #endif
 121
 122 #if CONFIG_IS_ENABLED(DM_GPIO)
 123 static const struct omap_gpio_platdata am33xx_gpio[] = {
 124         { 0, AM33XX_GPIO0_BASE },
 125         { 1, AM33XX_GPIO1_BASE },
 126         { 2, AM33XX_GPIO2_BASE },
 127         { 3, AM33XX_GPIO3_BASE },
 128 #ifdef CONFIG_AM43XX
 129         { 4, AM33XX_GPIO4_BASE },
 130         { 5, AM33XX_GPIO5_BASE },
 131 #endif
 132 };
 133
 134 U_BOOT_DEVICES(am33xx_gpios) = {
 135         { "gpio_omap", &am33xx_gpio[0] },
 136         { "gpio_omap", &am33xx_gpio[1] },
 137         { "gpio_omap", &am33xx_gpio[2] },
 138         { "gpio_omap", &am33xx_gpio[3] },
 139 #ifdef CONFIG_AM43XX
 140         { "gpio_omap", &am33xx_gpio[4] },
 141         { "gpio_omap", &am33xx_gpio[5] },
 142 #endif
 143 };
 144 #endif
 145 #endif
 146
 147 #if !CONFIG_IS_ENABLED(DM_GPIO)
 148 static const struct gpio_bank gpio_bank_am33xx[] = {
 149         { (void *)AM33XX_GPIO0_BASE },
 150         { (void *)AM33XX_GPIO1_BASE },
 151         { (void *)AM33XX_GPIO2_BASE },
 152         { (void *)AM33XX_GPIO3_BASE },
 153 #ifdef CONFIG_AM43XX
 154         { (void *)AM33XX_GPIO4_BASE },
 155         { (void *)AM33XX_GPIO5_BASE },
 156 #endif
 157 };
 158
 159 const struct gpio_bank *const omap_gpio_bank = gpio_bank_am33xx;
 160 #endif
 161
 162 #if defined(CONFIG_MMC_OMAP_HS)
 163 int cpu_mmc_init(bd_t *bis)
 164 {
 165         int ret;
 166
 167         ret = omap_mmc_init(0, 0, 0, -1, -1);
 168         if (ret)
 169                 return ret;
 170
 171         return omap_mmc_init(1, 0, 0, -1, -1);
 172 }
 173 #endif
 174
 175 /*
 176  * RTC only with DDR in self-refresh mode magic value, checked against during
 177  * boot to see if we have a valid config. This should be in sync with the value
 178  * that will be in drivers/soc/ti/pm33xx.c.
 179  */
 180 #define RTC_MAGIC_VAL           0x8cd0
 181
 182 /* Board type field bit shift for RTC only with DDR in self-refresh mode */
 183 #define RTC_BOARD_TYPE_SHIFT    16
 184
 185 /* AM33XX has two MUSB controllers which can be host or gadget */
 186 #if (defined(CONFIG_USB_MUSB_GADGET) || defined(CONFIG_USB_MUSB_HOST)) && \
 187         (defined(CONFIG_AM335X_USB0) || defined(CONFIG_AM335X_USB1)) && \
 188         (!CONFIG_IS_ENABLED(DM_USB) || !CONFIG_IS_ENABLED(OF_CONTROL)) && \
 189         (!defined(CONFIG_SPL_BUILD) || defined(CONFIG_SPL_MUSB_NEW_SUPPORT))
 190
 191 static struct musb_hdrc_config musb_config = {
 192         .multipoint     = 1,
 193         .dyn_fifo       = 1,
 194         .num_eps        = 16,
 195         .ram_bits       = 12,
 196 };
 197
 198 #if CONFIG_IS_ENABLED(DM_USB) && !CONFIG_IS_ENABLED(OF_CONTROL)
 199 static struct ti_musb_platdata usb0 = {
 200         .base = (void *)USB0_OTG_BASE,
 201         .ctrl_mod_base = &((struct ctrl_dev *)CTRL_DEVICE_BASE)->usb_ctrl0,
 202         .plat = {
 203                 .config         = &musb_config,
 204                 .power          = 50,
 205                 .platform_ops   = &musb_dsps_ops,
 206                 },
 207 };
 208
 209 static struct ti_musb_platdata usb1 = {
 210         .base = (void *)USB1_OTG_BASE,
 211         .ctrl_mod_base = &((struct ctrl_dev *)CTRL_DEVICE_BASE)->usb_ctrl1,
 212         .plat = {
 213                 .config         = &musb_config,
 214                 .power          = 50,
 215                 .platform_ops   = &musb_dsps_ops,
 216                 },
 217 };
 218
 219 U_BOOT_DEVICES(am33xx_usbs) = {
 220 #if CONFIG_AM335X_USB0_MODE == MUSB_PERIPHERAL
 221         { "ti-musb-peripheral", &usb0 },
 222 #elif CONFIG_AM335X_USB0_MODE == MUSB_HOST
 223         { "ti-musb-host", &usb0 },
 224 #endif
 225 #if CONFIG_AM335X_USB1_MODE == MUSB_PERIPHERAL
 226         { "ti-musb-peripheral", &usb1 },
 227 #elif CONFIG_AM335X_USB1_MODE == MUSB_HOST
 228         { "ti-musb-host", &usb1 },
 229 #endif
 230 };
 231
 232 int arch_misc_init(void)
 233 {
 234         return 0;
 235 }
 236 #else
 237 static struct ctrl_dev *cdev = (struct ctrl_dev *)CTRL_DEVICE_BASE;
 238
 239 /* USB 2.0 PHY Control */
 240 #define CM_PHY_PWRDN                    (1 << 0)
 241 #define CM_PHY_OTG_PWRDN                (1 << 1)
 242 #define OTGVDET_EN                      (1 << 19)
 243 #define OTGSESSENDEN                    (1 << 20)
 244
 245 static void am33xx_usb_set_phy_power(u8 on, u32 *reg_addr)
 246 {
 247         if (on) {
 248                 clrsetbits_le32(reg_addr, CM_PHY_PWRDN | CM_PHY_OTG_PWRDN,
 249                                 OTGVDET_EN | OTGSESSENDEN);
 250         } else {
 251                 clrsetbits_le32(reg_addr, 0, CM_PHY_PWRDN | CM_PHY_OTG_PWRDN);
 252         }
 253 }
 254
 255 #ifdef CONFIG_AM335X_USB0
 256 static void am33xx_otg0_set_phy_power(struct udevice *dev, u8 on)
 257 {
 258         am33xx_usb_set_phy_power(on, &cdev->usb_ctrl0);
 259 }
 260
 261 struct omap_musb_board_data otg0_board_data = {
 262         .set_phy_power = am33xx_otg0_set_phy_power,
 263 };
 264
 265 static struct musb_hdrc_platform_data otg0_plat = {
 266         .mode           = CONFIG_AM335X_USB0_MODE,
 267         .config         = &musb_config,
 268         .power          = 50,
 269         .platform_ops   = &musb_dsps_ops,
 270         .board_data     = &otg0_board_data,
 271 };
 272 #endif
 273
 274 #ifdef CONFIG_AM335X_USB1
 275 static void am33xx_otg1_set_phy_power(struct udevice *dev, u8 on)
 276 {
 277         am33xx_usb_set_phy_power(on, &cdev->usb_ctrl1);
 278 }
 279
 280 struct omap_musb_board_data otg1_board_data = {
 281         .set_phy_power = am33xx_otg1_set_phy_power,
 282 };
 283
 284 static struct musb_hdrc_platform_data otg1_plat = {
 285         .mode           = CONFIG_AM335X_USB1_MODE,
 286         .config         = &musb_config,
 287         .power          = 50,
 288         .platform_ops   = &musb_dsps_ops,
 289         .board_data     = &otg1_board_data,
 290 };
 291 #endif
 292
 293 int arch_misc_init(void)
 294 {
 295 #ifdef CONFIG_AM335X_USB0
 296         musb_register(&otg0_plat, &otg0_board_data,
 297                 (void *)USB0_OTG_BASE);
 298 #endif
 299 #ifdef CONFIG_AM335X_USB1
 300         musb_register(&otg1_plat, &otg1_board_data,
 301                 (void *)USB1_OTG_BASE);
 302 #endif
 303         return 0;
 304 }
 305 #endif
 306
 307 #else   /* CONFIG_USB_MUSB_* && CONFIG_AM335X_USB* && !CONFIG_DM_USB */
 308
 309 int arch_misc_init(void)
 310 {
 311         struct udevice *dev;
 312         int ret;
 313
 314         ret = uclass_first_device(UCLASS_MISC, &dev);
 315         if (ret || !dev)
 316                 return ret;
 317
 318 #if defined(CONFIG_DM_ETH) && defined(CONFIG_USB_ETHER)
 319         ret = usb_ether_init();
 320         if (ret) {
 321                 pr_err("USB ether init failed\n");
 322                 return ret;
 323         }
 324 #endif
 325
 326         return 0;
 327 }
 328
 329 #endif /* CONFIG_USB_MUSB_* && CONFIG_AM335X_USB* && !CONFIG_DM_USB */
 330
 331 #ifndef CONFIG_SKIP_LOWLEVEL_INIT
 332
 333 #if defined(CONFIG_SPL_AM33XX_ENABLE_RTC32K_OSC) || \
 334         (defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_RTC_DDR_SUPPORT))
 335 static void rtc32k_unlock(struct davinci_rtc *rtc)
 336 {
 337         /*
 338          * Unlock the RTC's registers.  For more details please see the
 339          * RTC_SS section of the TRM.  In order to unlock we need to
 340          * write these specific values (keys) in this order.
 341          */
 342         writel(RTC_KICK0R_WE, &rtc->kick0r);
 343         writel(RTC_KICK1R_WE, &rtc->kick1r);
 344 }
 345 #endif
 346
 347 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_RTC_DDR_SUPPORT)
 348 /*
 349  * Write contents of the RTC_SCRATCH1 register based on board type
 350  * Two things are passed
 351  * on. First 16 bits (0:15) are written with RTC_MAGIC value. Once the
 352  * control gets to kernel, kernel reads the scratchpad register and gets to
 353  * know that bootloader has rtc_only support.
 354  *
 355  * Second important thing is the board type  (16:31). This is needed in the
 356  * rtc_only boot where in we want to avoid costly i2c reads to eeprom to
 357  * identify the board type and we go ahead and copy the board strings to
 358  * am43xx_board_name.
 359  */
 360 void update_rtc_magic(void)
 361 {
 362         struct davinci_rtc *rtc = (struct davinci_rtc *)RTC_BASE;
 363         u32 magic = RTC_MAGIC_VAL;
 364
 365         magic |= (rtc_only_get_board_type() << RTC_BOARD_TYPE_SHIFT);
 366
 367         rtc32k_unlock(rtc);
 368
 369         /* write magic */
 370         writel(magic, &rtc->scratch1);
 371 }
 372 #endif
 373
 374 /*
 375  * In the case of non-SPL based booting we'll want to call these
 376  * functions a tiny bit later as it will require gd to be set and cleared
 377  * and that's not true in s_init in this case so we cannot do it there.
 378  */
 379 int board_early_init_f(void)
 380 {
 381         set_mux_conf_regs();
 382         prcm_init();
 383 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_RTC_DDR_SUPPORT)
 384         update_rtc_magic();
 385 #endif
 386         return 0;
 387 }
 388
 389 /*
 390  * This function is the place to do per-board things such as ramp up the
 391  * MPU clock frequency.
 392  */
 393 __weak void am33xx_spl_board_init(void)
 394 {
 395 }
 396
 397 #if defined(CONFIG_SPL_AM33XX_ENABLE_RTC32K_OSC)
 398 static void rtc32k_enable(void)
 399 {
 400         struct davinci_rtc *rtc = (struct davinci_rtc *)RTC_BASE;
 401
 402         rtc32k_unlock(rtc);
 403
 404         /* Enable the RTC 32K OSC by setting bits 3 and 6. */
 405         writel((1 << 3) | (1 << 6), &rtc->osc);
 406 }
 407 #endif
 408
 409 static void uart_soft_reset(void)
 410 {
 411         struct uart_sys *uart_base = (struct uart_sys *)DEFAULT_UART_BASE;
 412         u32 regval;
 413
 414         regval = readl(&uart_base->uartsyscfg);
 415         regval |= UART_RESET;
 416         writel(regval, &uart_base->uartsyscfg);
 417         while ((readl(&uart_base->uartsyssts) &
 418                 UART_CLK_RUNNING_MASK) != UART_CLK_RUNNING_MASK)
 419                 ;
 420
 421         /* Disable smart idle */
 422         regval = readl(&uart_base->uartsyscfg);
 423         regval |= UART_SMART_IDLE_EN;
 424         writel(regval, &uart_base->uartsyscfg);
 425 }
 426
 427 static void watchdog_disable(void)
 428 {
 429         struct wd_timer *wdtimer = (struct wd_timer *)WDT_BASE;
 430
 431         writel(0xAAAA, &wdtimer->wdtwspr);
 432         while (readl(&wdtimer->wdtwwps) != 0x0)
 433                 ;
 434         writel(0x5555, &wdtimer->wdtwspr);
 435         while (readl(&wdtimer->wdtwwps) != 0x0)
 436                 ;
 437 }
 438
 439 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_RTC_DDR_SUPPORT)
 440 /*
 441  * Check if we are executing rtc-only + DDR mode, and resume from it if needed
 442  */
 443 static void rtc_only(void)
 444 {
 445         struct davinci_rtc *rtc = (struct davinci_rtc *)RTC_BASE;
 446         struct prm_device_inst *prm_device =
 447                                 (struct prm_device_inst *)PRM_DEVICE_INST;
 448
 449         u32 scratch1, sdrc;
 450         void (*resume_func)(void);
 451
 452         scratch1 = readl(&rtc->scratch1);
 453
 454         /*
 455          * Check RTC scratch against RTC_MAGIC_VAL, RTC_MAGIC_VAL is only
 456          * written to this register when we want to wake up from RTC only
 457          * with DDR in self-refresh mode. Contents of the RTC_SCRATCH1:
 458          * bits 0-15:  RTC_MAGIC_VAL
 459          * bits 16-31: board type (needed for sdram_init)
 460          */
 461         if ((scratch1 & 0xffff) != RTC_MAGIC_VAL)
 462                 return;
 463
 464         rtc32k_unlock(rtc);
 465
 466         /* Clear RTC magic */
 467         writel(0, &rtc->scratch1);
 468
 469         /*
 470          * Update board type based on value stored on RTC_SCRATCH1, this
 471          * is done so that we don't need to read the board type from eeprom
 472          * over i2c bus which is expensive
 473          */
 474         rtc_only_update_board_type(scratch1 >> RTC_BOARD_TYPE_SHIFT);
 475
 476         /*
 477          * Enable EMIF_DEVOFF in PRCM_PRM_EMIF_CTRL to indicate to EMIF we
 478          * are resuming from self-refresh. This avoids an unnecessary re-init
 479          * of the DDR. The re-init takes time and we would need to wait for
 480          * it to complete before accessing DDR to avoid L3 NOC errors.
 481          */
 482         writel(EMIF_CTRL_DEVOFF, &prm_device->emif_ctrl);
 483
 484         rtc_only_prcm_init();
 485         sdram_init();
 486
 487         /* Check EMIF4D_SDRAM_CONFIG[31:29] SDRAM_TYPE */
 488         /* Only perform leveling if SDRAM_TYPE = 3 (DDR3) */
 489         sdrc = readl(AM43XX_EMIF_BASE + AM43XX_SDRAM_CONFIG_OFFSET);
 490
 491         sdrc &= AM43XX_SDRAM_TYPE_MASK;
 492         sdrc >>= AM43XX_SDRAM_TYPE_SHIFT;
 493
 494         if (sdrc == AM43XX_SDRAM_TYPE_DDR3) {
 495                 writel(AM43XX_RDWRLVLFULL_START,
 496                        AM43XX_EMIF_BASE +
 497                        AM43XX_READ_WRITE_LEVELING_CTRL_OFFSET);
 498                 mdelay(1);
 499
 500 am43xx_wait:
 501                 sdrc = readl(AM43XX_EMIF_BASE +
 502                              AM43XX_READ_WRITE_LEVELING_CTRL_OFFSET);
 503                 if (sdrc == AM43XX_RDWRLVLFULL_START)
 504                         goto am43xx_wait;
 505         }
 506
 507         resume_func = (void *)readl(&rtc->scratch0);
 508         if (resume_func)
 509                 resume_func();
 510 }
 511 #endif
 512
 513 void s_init(void)
 514 {
 515 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_RTC_DDR_SUPPORT)
 516         rtc_only();
 517 #endif
 518 }
 519
 520 void early_system_init(void)
 521 {
 522         /*
 523          * The ROM will only have set up sufficient pinmux to allow for the
 524          * first 4KiB NOR to be read, we must finish doing what we know of
 525          * the NOR mux in this space in order to continue.
 526          */
 527 #ifdef CONFIG_NOR_BOOT
 528         enable_norboot_pin_mux();
 529 #endif
 530         watchdog_disable();
 531         set_uart_mux_conf();
 532         setup_early_clocks();
 533         uart_soft_reset();
 534 #ifdef CONFIG_SPL_BUILD
 535         /*
 536          * Save the boot parameters passed from romcode.
 537          * We cannot delay the saving further than this,
 538          * to prevent overwrites.
 539          */
 540         save_omap_boot_params();
 541 #endif
 542 #ifdef CONFIG_DEBUG_UART_OMAP
 543         debug_uart_init();
 544 #endif
 545
 546 #ifdef CONFIG_SPL_BUILD
 547         spl_early_init();
 548 #endif
 549
 550 #ifdef CONFIG_TI_I2C_BOARD_DETECT
 551         do_board_detect();
 552 #endif
 553
 554 #if defined(CONFIG_SPL_AM33XX_ENABLE_RTC32K_OSC)
 555         /* Enable RTC32K clock */
 556         rtc32k_enable();
 557 #endif
 558 }
 559
 560 #ifdef CONFIG_SPL_BUILD
 561 void board_init_f(ulong dummy)
 562 {
 563         hw_data_init();
 564         early_system_init();
 565         board_early_init_f();
 566         sdram_init();
 567         /* dram_init must store complete ramsize in gd->ram_size */
 568         gd->ram_size = get_ram_size(
 569                         (void *)CONFIG_SYS_SDRAM_BASE,
 570                         CONFIG_MAX_RAM_BANK_SIZE);
 571 }
 572 #endif
 573
 574 #endif
 575
 576 int arch_cpu_init_dm(void)
 577 {
 578         hw_data_init();
 579 #ifndef CONFIG_SKIP_LOWLEVEL_INIT
 580         early_system_init();
 581 #endif
 582         return 0;
 583 }