arch/arm/mach-imx/cpu.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2007
   4  * Sascha Hauer, Pengutronix
   5  *
   6  * (C) Copyright 2009 Freescale Semiconductor, Inc.
   7  */
   8
   9 #include <bootm.h>
  10 #include <common.h>
  11 #include <netdev.h>
  12 #include <linux/errno.h>
  13 #include <asm/io.h>
  14 #include <asm/arch/imx-regs.h>
  15 #include <asm/arch/clock.h>
  16 #include <asm/arch/sys_proto.h>
  17 #include <asm/arch/crm_regs.h>
  18 #include <asm/mach-imx/boot_mode.h>
  19 #include <imx_thermal.h>
  20 #include <ipu_pixfmt.h>
  21 #include <thermal.h>
  22 #include <sata.h>
  23
  24 #ifdef CONFIG_FSL_ESDHC_IMX
  25 #include <fsl_esdhc_imx.h>
  26 #endif
  27
  28 static u32 reset_cause = -1;
  29
  30 u32 get_imx_reset_cause(void)
  31 {
  32         struct src *src_regs = (struct src *)SRC_BASE_ADDR;
  33
  34         if (reset_cause == -1) {
  35                 reset_cause = readl(&src_regs->srsr);
  36 /* preserve the value for U-Boot proper */
  37 #if !defined(CONFIG_SPL_BUILD)
  38                 writel(reset_cause, &src_regs->srsr);
  39 #endif
  40         }
  41
  42         return reset_cause;
  43 }
  44
  45 #if defined(CONFIG_DISPLAY_CPUINFO) && !defined(CONFIG_SPL_BUILD)
  46 static char *get_reset_cause(void)
  47 {
  48         switch (get_imx_reset_cause()) {
  49         case 0x00001:
  50         case 0x00011:
  51                 return "POR";
  52         case 0x00004:
  53                 return "CSU";
  54         case 0x00008:
  55                 return "IPP USER";
  56         case 0x00010:
  57 #ifdef  CONFIG_MX7
  58                 return "WDOG1";
  59 #else
  60                 return "WDOG";
  61 #endif
  62         case 0x00020:
  63                 return "JTAG HIGH-Z";
  64         case 0x00040:
  65                 return "JTAG SW";
  66         case 0x00080:
  67                 return "WDOG3";
  68 #ifdef CONFIG_MX7
  69         case 0x00100:
  70                 return "WDOG4";
  71         case 0x00200:
  72                 return "TEMPSENSE";
  73 #elif defined(CONFIG_IMX8M)
  74         case 0x00100:
  75                 return "WDOG2";
  76         case 0x00200:
  77                 return "TEMPSENSE";
  78 #else
  79         case 0x00100:
  80                 return "TEMPSENSE";
  81         case 0x10000:
  82                 return "WARM BOOT";
  83 #endif
  84         default:
  85                 return "unknown reset";
  86         }
  87 }
  88 #endif
  89
  90 #if defined(CONFIG_DISPLAY_CPUINFO) && !defined(CONFIG_SPL_BUILD)
  91
  92 const char *get_imx_type(u32 imxtype)
  93 {
  94         switch (imxtype) {
  95         case MXC_CPU_IMX8MP:
  96                 return "8MP";   /* Quad-core version of the imx8mp */
  97         case MXC_CPU_IMX8MN:
  98                 return "8MNano";/* Quad-core version of the imx8mn */
  99         case MXC_CPU_IMX8MM:
 100                 return "8MMQ";  /* Quad-core version of the imx8mm */
 101         case MXC_CPU_IMX8MML:
 102                 return "8MMQL"; /* Quad-core Lite version of the imx8mm */
 103         case MXC_CPU_IMX8MMD:
 104                 return "8MMD";  /* Dual-core version of the imx8mm */
 105         case MXC_CPU_IMX8MMDL:
 106                 return "8MMDL"; /* Dual-core Lite version of the imx8mm */
 107         case MXC_CPU_IMX8MMS:
 108                 return "8MMS";  /* Single-core version of the imx8mm */
 109         case MXC_CPU_IMX8MMSL:
 110                 return "8MMSL"; /* Single-core Lite version of the imx8mm */
 111         case MXC_CPU_IMX8MQ:
 112                 return "8MQ";   /* Quad-core version of the imx8m */
 113         case MXC_CPU_MX7S:
 114                 return "7S";    /* Single-core version of the mx7 */
 115         case MXC_CPU_MX7D:
 116                 return "7D";    /* Dual-core version of the mx7 */
 117         case MXC_CPU_MX6QP:
 118                 return "6QP";   /* Quad-Plus version of the mx6 */
 119         case MXC_CPU_MX6DP:
 120                 return "6DP";   /* Dual-Plus version of the mx6 */
 121         case MXC_CPU_MX6Q:
 122                 return "6Q";    /* Quad-core version of the mx6 */
 123         case MXC_CPU_MX6D:
 124                 return "6D";    /* Dual-core version of the mx6 */
 125         case MXC_CPU_MX6DL:
 126                 return "6DL";   /* Dual Lite version of the mx6 */
 127         case MXC_CPU_MX6SOLO:
 128                 return "6SOLO"; /* Solo version of the mx6 */
 129         case MXC_CPU_MX6SL:
 130                 return "6SL";   /* Solo-Lite version of the mx6 */
 131         case MXC_CPU_MX6SLL:
 132                 return "6SLL";  /* SLL version of the mx6 */
 133         case MXC_CPU_MX6SX:
 134                 return "6SX";   /* SoloX version of the mx6 */
 135         case MXC_CPU_MX6UL:
 136                 return "6UL";   /* Ultra-Lite version of the mx6 */
 137         case MXC_CPU_MX6ULL:
 138                 return "6ULL";  /* ULL version of the mx6 */
 139         case MXC_CPU_MX6ULZ:
 140                 return "6ULZ";  /* ULZ version of the mx6 */
 141         case MXC_CPU_MX51:
 142                 return "51";
 143         case MXC_CPU_MX53:
 144                 return "53";
 145         default:
 146                 return "??";
 147         }
 148 }
 149
 150 int print_cpuinfo(void)
 151 {
 152         u32 cpurev;
 153         __maybe_unused u32 max_freq;
 154
 155         cpurev = get_cpu_rev();
 156
 157 #if defined(CONFIG_IMX_THERMAL)
 158         struct udevice *thermal_dev;
 159         int cpu_tmp, minc, maxc, ret;
 160
 161         printf("CPU:   Freescale i.MX%s rev%d.%d",
 162                get_imx_type((cpurev & 0x1FF000) >> 12),
 163                (cpurev & 0x000F0) >> 4,
 164                (cpurev & 0x0000F) >> 0);
 165         max_freq = get_cpu_speed_grade_hz();
 166         if (!max_freq || max_freq == mxc_get_clock(MXC_ARM_CLK)) {
 167                 printf(" at %dMHz\n", mxc_get_clock(MXC_ARM_CLK) / 1000000);
 168         } else {
 169                 printf(" %d MHz (running at %d MHz)\n", max_freq / 1000000,
 170                        mxc_get_clock(MXC_ARM_CLK) / 1000000);
 171         }
 172 #else
 173         printf("CPU:   Freescale i.MX%s rev%d.%d at %d MHz\n",
 174                 get_imx_type((cpurev & 0x1FF000) >> 12),
 175                 (cpurev & 0x000F0) >> 4,
 176                 (cpurev & 0x0000F) >> 0,
 177                 mxc_get_clock(MXC_ARM_CLK) / 1000000);
 178 #endif
 179
 180 #if defined(CONFIG_IMX_THERMAL)
 181         puts("CPU:   ");
 182         switch (get_cpu_temp_grade(&minc, &maxc)) {
 183         case TEMP_AUTOMOTIVE:
 184                 puts("Automotive temperature grade ");
 185                 break;
 186         case TEMP_INDUSTRIAL:
 187                 puts("Industrial temperature grade ");
 188                 break;
 189         case TEMP_EXTCOMMERCIAL:
 190                 puts("Extended Commercial temperature grade ");
 191                 break;
 192         default:
 193                 puts("Commercial temperature grade ");
 194                 break;
 195         }
 196         printf("(%dC to %dC)", minc, maxc);
 197         ret = uclass_get_device(UCLASS_THERMAL, 0, &thermal_dev);
 198         if (!ret) {
 199                 ret = thermal_get_temp(thermal_dev, &cpu_tmp);
 200
 201                 if (!ret)
 202                         printf(" at %dC\n", cpu_tmp);
 203                 else
 204                         debug(" - invalid sensor data\n");
 205         } else {
 206                 debug(" - invalid sensor device\n");
 207         }
 208 #endif
 209
 210         printf("Reset cause: %s\n", get_reset_cause());
 211         return 0;
 212 }
 213 #endif
 214
 215 int cpu_eth_init(bd_t *bis)
 216 {
 217         int rc = -ENODEV;
 218
 219 #if defined(CONFIG_FEC_MXC)
 220         rc = fecmxc_initialize(bis);
 221 #endif
 222
 223         return rc;
 224 }
 225
 226 #ifdef CONFIG_FSL_ESDHC_IMX
 227 /*
 228  * Initializes on-chip MMC controllers.
 229  * to override, implement board_mmc_init()
 230  */
 231 int cpu_mmc_init(bd_t *bis)
 232 {
 233         return fsl_esdhc_mmc_init(bis);
 234 }
 235 #endif
 236
 237 #if !(defined(CONFIG_MX7) || defined(CONFIG_IMX8M))
 238 u32 get_ahb_clk(void)
 239 {
 240         struct mxc_ccm_reg *imx_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
 241         u32 reg, ahb_podf;
 242
 243         reg = __raw_readl(&imx_ccm->cbcdr);
 244         reg &= MXC_CCM_CBCDR_AHB_PODF_MASK;
 245         ahb_podf = reg >> MXC_CCM_CBCDR_AHB_PODF_OFFSET;
 246
 247         return get_periph_clk() / (ahb_podf + 1);
 248 }
 249 #endif
 250
 251 void arch_preboot_os(void)
 252 {
 253 #if defined(CONFIG_PCIE_IMX) && !CONFIG_IS_ENABLED(DM_PCI)
 254         imx_pcie_remove();
 255 #endif
 256 #if defined(CONFIG_SATA)
 257         if (!is_mx6sdl()) {
 258                 sata_remove(0);
 259 #if defined(CONFIG_MX6)
 260                 disable_sata_clock();
 261 #endif
 262         }
 263 #endif
 264 #if defined(CONFIG_VIDEO_IPUV3)
 265         /* disable video before launching O/S */
 266         ipuv3_fb_shutdown();
 267 #endif
 268 #if defined(CONFIG_VIDEO_MXS) && !defined(CONFIG_DM_VIDEO)
 269         lcdif_power_down();
 270 #endif
 271 }
 272
 273 #ifndef CONFIG_IMX8M
 274 void set_chipselect_size(int const cs_size)
 275 {
 276         unsigned int reg;
 277         struct iomuxc *iomuxc_regs = (struct iomuxc *)IOMUXC_BASE_ADDR;
 278         reg = readl(&iomuxc_regs->gpr[1]);
 279
 280         switch (cs_size) {
 281         case CS0_128:
 282                 reg &= ~0x7;    /* CS0=128MB, CS1=0, CS2=0, CS3=0 */
 283                 reg |= 0x5;
 284                 break;
 285         case CS0_64M_CS1_64M:
 286                 reg &= ~0x3F;   /* CS0=64MB, CS1=64MB, CS2=0, CS3=0 */
 287                 reg |= 0x1B;
 288                 break;
 289         case CS0_64M_CS1_32M_CS2_32M:
 290                 reg &= ~0x1FF;  /* CS0=64MB, CS1=32MB, CS2=32MB, CS3=0 */
 291                 reg |= 0x4B;
 292                 break;
 293         case CS0_32M_CS1_32M_CS2_32M_CS3_32M:
 294                 reg &= ~0xFFF;  /* CS0=32MB, CS1=32MB, CS2=32MB, CS3=32MB */
 295                 reg |= 0x249;
 296                 break;
 297         default:
 298                 printf("Unknown chip select size: %d\n", cs_size);
 299                 break;
 300         }
 301
 302         writel(reg, &iomuxc_regs->gpr[1]);
 303 }
 304 #endif
 305
 306 #if defined(CONFIG_MX7) || defined(CONFIG_IMX8M)
 307 /*
 308  * OCOTP_TESTER3[9:8] (see Fusemap Description Table offset 0x440)
 309  * defines a 2-bit SPEED_GRADING
 310  */
 311 #define OCOTP_TESTER3_SPEED_SHIFT       8
 312 enum cpu_speed {
 313         OCOTP_TESTER3_SPEED_GRADE0,
 314         OCOTP_TESTER3_SPEED_GRADE1,
 315         OCOTP_TESTER3_SPEED_GRADE2,
 316         OCOTP_TESTER3_SPEED_GRADE3,
 317         OCOTP_TESTER3_SPEED_GRADE4,
 318 };
 319
 320 u32 get_cpu_speed_grade_hz(void)
 321 {
 322         struct ocotp_regs *ocotp = (struct ocotp_regs *)OCOTP_BASE_ADDR;
 323         struct fuse_bank *bank = &ocotp->bank[1];
 324         struct fuse_bank1_regs *fuse =
 325                 (struct fuse_bank1_regs *)bank->fuse_regs;
 326         uint32_t val;
 327
 328         val = readl(&fuse->tester3);
 329         val >>= OCOTP_TESTER3_SPEED_SHIFT;
 330
 331         if (is_imx8mn()) {
 332                 val &= 0xf;
 333                 return 2300000000 - val * 100000000;
 334         }
 335
 336         if (is_imx8mm())
 337                 val &= 0x7;
 338         else
 339                 val &= 0x3;
 340
 341         switch(val) {
 342         case OCOTP_TESTER3_SPEED_GRADE0:
 343                 return 800000000;
 344         case OCOTP_TESTER3_SPEED_GRADE1:
 345                 return (is_mx7() ? 500000000 : (is_imx8mq() ? 1000000000 : 1200000000));
 346         case OCOTP_TESTER3_SPEED_GRADE2:
 347                 return (is_mx7() ? 1000000000 : (is_imx8mq() ? 1300000000 : 1600000000));
 348         case OCOTP_TESTER3_SPEED_GRADE3:
 349                 return (is_mx7() ? 1200000000 : (is_imx8mq() ? 1500000000 : 1800000000));
 350         case OCOTP_TESTER3_SPEED_GRADE4:
 351                 return 2000000000;
 352         }
 353
 354         return 0;
 355 }
 356
 357 /*
 358  * OCOTP_TESTER3[7:6] (see Fusemap Description Table offset 0x440)
 359  * defines a 2-bit SPEED_GRADING
 360  */
 361 #define OCOTP_TESTER3_TEMP_SHIFT        6
 362
 363 u32 get_cpu_temp_grade(int *minc, int *maxc)
 364 {
 365         struct ocotp_regs *ocotp = (struct ocotp_regs *)OCOTP_BASE_ADDR;
 366         struct fuse_bank *bank = &ocotp->bank[1];
 367         struct fuse_bank1_regs *fuse =
 368                 (struct fuse_bank1_regs *)bank->fuse_regs;
 369         uint32_t val;
 370
 371         val = readl(&fuse->tester3);
 372         val >>= OCOTP_TESTER3_TEMP_SHIFT;
 373         val &= 0x3;
 374
 375         if (minc && maxc) {
 376                 if (val == TEMP_AUTOMOTIVE) {
 377                         *minc = -40;
 378                         *maxc = 125;
 379                 } else if (val == TEMP_INDUSTRIAL) {
 380                         *minc = -40;
 381                         *maxc = 105;
 382                 } else if (val == TEMP_EXTCOMMERCIAL) {
 383                         *minc = -20;
 384                         *maxc = 105;
 385                 } else {
 386                         *minc = 0;
 387                         *maxc = 95;
 388                 }
 389         }
 390         return val;
 391 }
 392 #endif
 393
 394 #if defined(CONFIG_MX7) || defined(CONFIG_IMX8MQ) || defined(CONFIG_IMX8MM)
 395 enum boot_device get_boot_device(void)
 396 {
 397         struct bootrom_sw_info **p =
 398                 (struct bootrom_sw_info **)(ulong)ROM_SW_INFO_ADDR;
 399
 400         enum boot_device boot_dev = SD1_BOOT;
 401         u8 boot_type = (*p)->boot_dev_type;
 402         u8 boot_instance = (*p)->boot_dev_instance;
 403
 404         switch (boot_type) {
 405         case BOOT_TYPE_SD:
 406                 boot_dev = boot_instance + SD1_BOOT;
 407                 break;
 408         case BOOT_TYPE_MMC:
 409                 boot_dev = boot_instance + MMC1_BOOT;
 410                 break;
 411         case BOOT_TYPE_NAND:
 412                 boot_dev = NAND_BOOT;
 413                 break;
 414         case BOOT_TYPE_QSPI:
 415                 boot_dev = QSPI_BOOT;
 416                 break;
 417         case BOOT_TYPE_WEIM:
 418                 boot_dev = WEIM_NOR_BOOT;
 419                 break;
 420         case BOOT_TYPE_SPINOR:
 421                 boot_dev = SPI_NOR_BOOT;
 422                 break;
 423 #ifdef CONFIG_IMX8M
 424         case BOOT_TYPE_USB:
 425                 boot_dev = USB_BOOT;
 426                 break;
 427 #endif
 428         default:
 429                 break;
 430         }
 431
 432         return boot_dev;
 433 }
 434 #endif
 435
 436 #ifdef CONFIG_NXP_BOARD_REVISION
 437 int nxp_board_rev(void)
 438 {
 439         /*
 440          * Get Board ID information from OCOTP_GP1[15:8]
 441          * RevA: 0x1
 442          * RevB: 0x2
 443          * RevC: 0x3
 444          */
 445         struct ocotp_regs *ocotp = (struct ocotp_regs *)OCOTP_BASE_ADDR;
 446         struct fuse_bank *bank = &ocotp->bank[4];
 447         struct fuse_bank4_regs *fuse =
 448                         (struct fuse_bank4_regs *)bank->fuse_regs;
 449
 450         return (readl(&fuse->gp1) >> 8 & 0x0F);
 451 }
 452
 453 char nxp_board_rev_string(void)
 454 {
 455         const char *rev = "A";
 456
 457         return (*rev + nxp_board_rev() - 1);
 458 }
 459 #endif