arch/arm/lib/cache.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2002
   4  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   5  */
   6
   7 /* for now: just dummy functions to satisfy the linker */
   8
   9 #include <common.h>
  10 #include <cpu_func.h>
  11 #include <log.h>
  12 #include <malloc.h>
  13 #include <asm/cache.h>
  14
  15 DECLARE_GLOBAL_DATA_PTR;
  16
  17 /*
  18  * Flush range from all levels of d-cache/unified-cache.
  19  * Affects the range [start, start + size - 1].
  20  */
  21 __weak void flush_cache(unsigned long start, unsigned long size)
  22 {
  23         flush_dcache_range(start, start + size);
  24 }
  25
  26 /*
  27  * Default implementation:
  28  * do a range flush for the entire range
  29  */
  30 __weak void flush_dcache_all(void)
  31 {
  32         flush_cache(0, ~0);
  33 }
  34
  35 /*
  36  * Default implementation of enable_caches()
  37  * Real implementation should be in platform code
  38  */
  39 __weak void enable_caches(void)
  40 {
  41         puts("WARNING: Caches not enabled\n");
  42 }
  43
  44 __weak void invalidate_dcache_range(unsigned long start, unsigned long stop)
  45 {
  46         /* An empty stub, real implementation should be in platform code */
  47 }
  48 __weak void flush_dcache_range(unsigned long start, unsigned long stop)
  49 {
  50         /* An empty stub, real implementation should be in platform code */
  51 }
  52
  53 int check_cache_range(unsigned long start, unsigned long stop)
  54 {
  55         int ok = 1;
  56
  57         if (start & (CONFIG_SYS_CACHELINE_SIZE - 1))
  58                 ok = 0;
  59
  60         if (stop & (CONFIG_SYS_CACHELINE_SIZE - 1))
  61                 ok = 0;
  62
  63         if (!ok) {
  64                 warn_non_spl("CACHE: Misaligned operation at range [%08lx, %08lx]\n",
  65                              start, stop);
  66         }
  67
  68         return ok;
  69 }
  70
  71 #ifdef CONFIG_SYS_NONCACHED_MEMORY
  72 /*
  73  * Reserve one MMU section worth of address space below the malloc() area that
  74  * will be mapped uncached.
  75  */
  76 static unsigned long noncached_start;
  77 static unsigned long noncached_end;
  78 static unsigned long noncached_next;
  79
  80 void noncached_set_region(void)
  81 {
  82 #if !CONFIG_IS_ENABLED(SYS_DCACHE_OFF)
  83         mmu_set_region_dcache_behaviour(noncached_start,
  84                                         noncached_end - noncached_start,
  85                                         DCACHE_OFF);
  86 #endif
  87 }
  88
  89 void noncached_init(void)
  90 {
  91         phys_addr_t start, end;
  92         size_t size;
  93
  94         /* If this calculation changes, update board_f.c:reserve_noncached() */
  95         end = ALIGN(mem_malloc_start, MMU_SECTION_SIZE) - MMU_SECTION_SIZE;
  96         size = ALIGN(CONFIG_SYS_NONCACHED_MEMORY, MMU_SECTION_SIZE);
  97         start = end - size;
  98
  99         debug("mapping memory %pa-%pa non-cached\n", &start, &end);
 100
 101         noncached_start = start;
 102         noncached_end = end;
 103         noncached_next = start;
 104
 105         noncached_set_region();
 106 }
 107
 108 phys_addr_t noncached_alloc(size_t size, size_t align)
 109 {
 110         phys_addr_t next = ALIGN(noncached_next, align);
 111
 112         if (next >= noncached_end || (noncached_end - next) < size)
 113                 return 0;
 114
 115         debug("allocated %zu bytes of uncached memory @%pa\n", size, &next);
 116         noncached_next = next + size;
 117
 118         return next;
 119 }
 120 #endif /* CONFIG_SYS_NONCACHED_MEMORY */
 121
 122 #if CONFIG_IS_ENABLED(SYS_THUMB_BUILD)
 123 void invalidate_l2_cache(void)
 124 {
 125         unsigned int val = 0;
 126
 127         asm volatile("mcr p15, 1, %0, c15, c11, 0 @ invl l2 cache"
 128                 : : "r" (val) : "cc");
 129         isb();
 130 }
 131 #endif
 132
 133 int arch_reserve_mmu(void)
 134 {
 135         return arm_reserve_mmu();
 136 }
 137
 138 __weak int arm_reserve_mmu(void)
 139 {
 140 #if !(CONFIG_IS_ENABLED(SYS_ICACHE_OFF) && CONFIG_IS_ENABLED(SYS_DCACHE_OFF))
 141         /* reserve TLB table */
 142         gd->arch.tlb_size = PGTABLE_SIZE;
 143         gd->relocaddr -= gd->arch.tlb_size;
 144
 145         /* round down to next 64 kB limit */
 146         gd->relocaddr &= ~(0x10000 - 1);
 147
 148         gd->arch.tlb_addr = gd->relocaddr;
 149         debug("TLB table from %08lx to %08lx\n", gd->arch.tlb_addr,
 150               gd->arch.tlb_addr + gd->arch.tlb_size);
 151
 152 #ifdef CONFIG_SYS_MEM_RESERVE_SECURE
 153         /*
 154          * Record allocated tlb_addr in case gd->tlb_addr to be overwritten
 155          * with location within secure ram.
 156          */
 157         gd->arch.tlb_allocated = gd->arch.tlb_addr;
 158 #endif
 159 #endif
 160
 161         return 0;
 162 }