sound/soc/codecs/max98090.h

   1 /*
   2  * max98090.h -- MAX98090 ALSA SoC Audio driver
   3  *
   4  * Copyright 2011-2012 Maxim Integrated Products
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  */
  10
  11 #ifndef _MAX98090_H
  12 #define _MAX98090_H
  13
  14 /*
  15  * MAX98090 Register Definitions
  16  */
  17
  18 #define M98090_REG_SOFTWARE_RESET               0x00
  19 #define M98090_REG_DEVICE_STATUS                0x01
  20 #define M98090_REG_JACK_STATUS                  0x02
  21 #define M98090_REG_INTERRUPT_S                  0x03
  22 #define M98090_REG_QUICK_SYSTEM_CLOCK           0x04
  23 #define M98090_REG_QUICK_SAMPLE_RATE            0x05
  24 #define M98090_REG_DAI_INTERFACE                0x06
  25 #define M98090_REG_DAC_PATH                     0x07
  26 #define M98090_REG_MIC_DIRECT_TO_ADC            0x08
  27 #define M98090_REG_LINE_TO_ADC                  0x09
  28 #define M98090_REG_ANALOG_MIC_LOOP              0x0A
  29 #define M98090_REG_ANALOG_LINE_LOOP             0x0B
  30 #define M98090_REG_RESERVED                     0x0C
  31 #define M98090_REG_LINE_INPUT_CONFIG            0x0D
  32 #define M98090_REG_LINE_INPUT_LEVEL             0x0E
  33 #define M98090_REG_INPUT_MODE                   0x0F
  34 #define M98090_REG_MIC1_INPUT_LEVEL             0x10
  35 #define M98090_REG_MIC2_INPUT_LEVEL             0x11
  36 #define M98090_REG_MIC_BIAS_VOLTAGE             0x12
  37 #define M98090_REG_DIGITAL_MIC_ENABLE           0x13
  38 #define M98090_REG_DIGITAL_MIC_CONFIG           0x14
  39 #define M98090_REG_LEFT_ADC_MIXER               0x15
  40 #define M98090_REG_RIGHT_ADC_MIXER              0x16
  41 #define M98090_REG_LEFT_ADC_LEVEL               0x17
  42 #define M98090_REG_RIGHT_ADC_LEVEL              0x18
  43 #define M98090_REG_ADC_BIQUAD_LEVEL             0x19
  44 #define M98090_REG_ADC_SIDETONE                 0x1A
  45 #define M98090_REG_SYSTEM_CLOCK                 0x1B
  46 #define M98090_REG_CLOCK_MODE                   0x1C
  47 #define M98090_REG_CLOCK_RATIO_NI_MSB           0x1D
  48 #define M98090_REG_CLOCK_RATIO_NI_LSB           0x1E
  49 #define M98090_REG_CLOCK_RATIO_MI_MSB           0x1F
  50 #define M98090_REG_CLOCK_RATIO_MI_LSB           0x20
  51 #define M98090_REG_MASTER_MODE                  0x21
  52 #define M98090_REG_INTERFACE_FORMAT             0x22
  53 #define M98090_REG_TDM_CONTROL                  0x23
  54 #define M98090_REG_TDM_FORMAT                   0x24
  55 #define M98090_REG_IO_CONFIGURATION             0x25
  56 #define M98090_REG_FILTER_CONFIG                0x26
  57 #define M98090_REG_DAI_PLAYBACK_LEVEL           0x27
  58 #define M98090_REG_DAI_PLAYBACK_LEVEL_EQ        0x28
  59 #define M98090_REG_LEFT_HP_MIXER                0x29
  60 #define M98090_REG_RIGHT_HP_MIXER               0x2A
  61 #define M98090_REG_HP_CONTROL                   0x2B
  62 #define M98090_REG_LEFT_HP_VOLUME               0x2C
  63 #define M98090_REG_RIGHT_HP_VOLUME              0x2D
  64 #define M98090_REG_LEFT_SPK_MIXER               0x2E
  65 #define M98090_REG_RIGHT_SPK_MIXER              0x2F
  66 #define M98090_REG_SPK_CONTROL                  0x30
  67 #define M98090_REG_LEFT_SPK_VOLUME              0x31
  68 #define M98090_REG_RIGHT_SPK_VOLUME             0x32
  69 #define M98090_REG_DRC_TIMING                   0x33
  70 #define M98090_REG_DRC_COMPRESSOR               0x34
  71 #define M98090_REG_DRC_EXPANDER                 0x35
  72 #define M98090_REG_DRC_GAIN                     0x36
  73 #define M98090_REG_RCV_LOUTL_MIXER              0x37
  74 #define M98090_REG_RCV_LOUTL_CONTROL            0x38
  75 #define M98090_REG_RCV_LOUTL_VOLUME             0x39
  76 #define M98090_REG_LOUTR_MIXER                  0x3A
  77 #define M98090_REG_LOUTR_CONTROL                0x3B
  78 #define M98090_REG_LOUTR_VOLUME                 0x3C
  79 #define M98090_REG_JACK_DETECT                  0x3D
  80 #define M98090_REG_INPUT_ENABLE                 0x3E
  81 #define M98090_REG_OUTPUT_ENABLE                0x3F
  82 #define M98090_REG_LEVEL_CONTROL                0x40
  83 #define M98090_REG_DSP_FILTER_ENABLE            0x41
  84 #define M98090_REG_BIAS_CONTROL                 0x42
  85 #define M98090_REG_DAC_CONTROL                  0x43
  86 #define M98090_REG_ADC_CONTROL                  0x44
  87 #define M98090_REG_DEVICE_SHUTDOWN              0x45
  88 #define M98090_REG_EQUALIZER_BASE               0x46
  89 #define M98090_REG_RECORD_BIQUAD_BASE           0xAF
  90 #define M98090_REG_DMIC3_VOLUME                 0xBE
  91 #define M98090_REG_DMIC4_VOLUME                 0xBF
  92 #define M98090_REG_DMIC34_BQ_PREATTEN           0xC0
  93 #define M98090_REG_RECORD_TDM_SLOT              0xC1
  94 #define M98090_REG_SAMPLE_RATE                  0xC2
  95 #define M98090_REG_DMIC34_BIQUAD_BASE           0xC3
  96 #define M98090_REG_REVISION_ID                  0xFF
  97
  98 #define M98090_REG_CNT                          (0xFF+1)
  99 #define MAX98090_MAX_REGISTER                   0xFF
 100
 101 /* MAX98090 Register Bit Fields */
 102
 103 /*
 104  * M98090_REG_SOFTWARE_RESET
 105  */
 106 #define M98090_SWRESET_MASK             (1<<7)
 107 #define M98090_SWRESET_SHIFT            7
 108 #define M98090_SWRESET_WIDTH            1
 109
 110 /*
 111  * M98090_REG_DEVICE_STATUS
 112  */
 113 #define M98090_CLD_MASK                 (1<<7)
 114 #define M98090_CLD_SHIFT                7
 115 #define M98090_CLD_WIDTH                1
 116 #define M98090_SLD_MASK                 (1<<6)
 117 #define M98090_SLD_SHIFT                6
 118 #define M98090_SLD_WIDTH                1
 119 #define M98090_ULK_MASK                 (1<<5)
 120 #define M98090_ULK_SHIFT                5
 121 #define M98090_ULK_WIDTH                1
 122 #define M98090_JDET_MASK                (1<<2)
 123 #define M98090_JDET_SHIFT               2
 124 #define M98090_JDET_WIDTH               1
 125 #define M98090_DRCACT_MASK              (1<<1)
 126 #define M98090_DRCACT_SHIFT             1
 127 #define M98090_DRCACT_WIDTH             1
 128 #define M98090_DRCCLP_MASK              (1<<0)
 129 #define M98090_DRCCLP_SHIFT             0
 130 #define M98090_DRCCLP_WIDTH             1
 131
 132 /*
 133  * M98090_REG_JACK_STATUS
 134  */
 135 #define M98090_LSNS_MASK                (1<<2)
 136 #define M98090_LSNS_SHIFT               2
 137 #define M98090_LSNS_WIDTH               1
 138 #define M98090_JKSNS_MASK               (1<<1)
 139 #define M98090_JKSNS_SHIFT              1
 140 #define M98090_JKSNS_WIDTH              1
 141
 142 /*
 143  * M98090_REG_INTERRUPT_S
 144  */
 145 #define M98090_ICLD_MASK                (1<<7)
 146 #define M98090_ICLD_SHIFT               7
 147 #define M98090_ICLD_WIDTH               1
 148 #define M98090_ISLD_MASK                (1<<6)
 149 #define M98090_ISLD_SHIFT               6
 150 #define M98090_ISLD_WIDTH               1
 151 #define M98090_IULK_MASK                (1<<5)
 152 #define M98090_IULK_SHIFT               5
 153 #define M98090_IULK_WIDTH               1
 154 #define M98090_IJDET_MASK               (1<<2)
 155 #define M98090_IJDET_SHIFT              2
 156 #define M98090_IJDET_WIDTH              1
 157 #define M98090_IDRCACT_MASK             (1<<1)
 158 #define M98090_IDRCACT_SHIFT            1
 159 #define M98090_IDRCACT_WIDTH            1
 160 #define M98090_IDRCCLP_MASK             (1<<0)
 161 #define M98090_IDRCCLP_SHIFT            0
 162 #define M98090_IDRCCLP_WIDTH            1
 163
 164 /*
 165  * M98090_REG_QUICK_SYSTEM_CLOCK
 166  */
 167 #define M98090_26M_MASK                 (1<<7)
 168 #define M98090_26M_SHIFT                7
 169 #define M98090_26M_WIDTH                1
 170 #define M98090_19P2M_MASK               (1<<6)
 171 #define M98090_19P2M_SHIFT              6
 172 #define M98090_19P2M_WIDTH              1
 173 #define M98090_13M_MASK                 (1<<5)
 174 #define M98090_13M_SHIFT                5
 175 #define M98090_13M_WIDTH                1
 176 #define M98090_12P288M_MASK             (1<<4)
 177 #define M98090_12P288M_SHIFT            4
 178 #define M98090_12P288M_WIDTH            1
 179 #define M98090_12M_MASK                 (1<<3)
 180 #define M98090_12M_SHIFT                3
 181 #define M98090_12M_WIDTH                1
 182 #define M98090_11P2896M_MASK            (1<<2)
 183 #define M98090_11P2896M_SHIFT           2
 184 #define M98090_11P2896M_WIDTH           1
 185 #define M98090_256FS_MASK               (1<<0)
 186 #define M98090_256FS_SHIFT              0
 187 #define M98090_256FS_WIDTH              1
 188 #define M98090_CLK_ALL_SHIFT            0
 189 #define M98090_CLK_ALL_WIDTH            8
 190 #define M98090_CLK_ALL_NUM              (1<<M98090_CLK_ALL_WIDTH)
 191
 192 /*
 193  * M98090_REG_QUICK_SAMPLE_RATE
 194  */
 195 #define M98090_SR_96K_MASK              (1<<5)
 196 #define M98090_SR_96K_SHIFT             5
 197 #define M98090_SR_96K_WIDTH             1
 198 #define M98090_SR_32K_MASK              (1<<4)
 199 #define M98090_SR_32K_SHIFT             4
 200 #define M98090_SR_32K_WIDTH             1
 201 #define M98090_SR_48K_MASK              (1<<3)
 202 #define M98090_SR_48K_SHIFT             3
 203 #define M98090_SR_48K_WIDTH             1
 204 #define M98090_SR_44K1_MASK             (1<<2)
 205 #define M98090_SR_44K1_SHIFT            2
 206 #define M98090_SR_44K1_WIDTH            1
 207 #define M98090_SR_16K_MASK              (1<<1)
 208 #define M98090_SR_16K_SHIFT             1
 209 #define M98090_SR_16K_WIDTH             1
 210 #define M98090_SR_8K_MASK               (1<<0)
 211 #define M98090_SR_8K_SHIFT              0
 212 #define M98090_SR_8K_WIDTH              1
 213 #define M98090_SR_MASK                  0x3F
 214 #define M98090_SR_ALL_SHIFT             0
 215 #define M98090_SR_ALL_WIDTH             8
 216 #define M98090_SR_ALL_NUM               (1<<M98090_SR_ALL_WIDTH)
 217
 218 /*
 219  * M98090_REG_DAI_INTERFACE
 220  */
 221 #define M98090_RJ_M_MASK                (1<<5)
 222 #define M98090_RJ_M_SHIFT               5
 223 #define M98090_RJ_M_WIDTH               1
 224 #define M98090_RJ_S_MASK                (1<<4)
 225 #define M98090_RJ_S_SHIFT               4
 226 #define M98090_RJ_S_WIDTH               1
 227 #define M98090_LJ_M_MASK                (1<<3)
 228 #define M98090_LJ_M_SHIFT               3
 229 #define M98090_LJ_M_WIDTH               1
 230 #define M98090_LJ_S_MASK                (1<<2)
 231 #define M98090_LJ_S_SHIFT               2
 232 #define M98090_LJ_S_WIDTH               1
 233 #define M98090_I2S_M_MASK               (1<<1)
 234 #define M98090_I2S_M_SHIFT              1
 235 #define M98090_I2S_M_WIDTH              1
 236 #define M98090_I2S_S_MASK               (1<<0)
 237 #define M98090_I2S_S_SHIFT              0
 238 #define M98090_I2S_S_WIDTH              1
 239 #define M98090_DAI_ALL_SHIFT            0
 240 #define M98090_DAI_ALL_WIDTH            8
 241 #define M98090_DAI_ALL_NUM              (1<<M98090_DAI_ALL_WIDTH)
 242
 243 /*
 244  * M98090_REG_DAC_PATH
 245  */
 246 #define M98090_DIG2_HP_MASK             (1<<7)
 247 #define M98090_DIG2_HP_SHIFT            7
 248 #define M98090_DIG2_HP_WIDTH            1
 249 #define M98090_DIG2_EAR_MASK            (1<<6)
 250 #define M98090_DIG2_EAR_SHIFT           6
 251 #define M98090_DIG2_EAR_WIDTH           1
 252 #define M98090_DIG2_SPK_MASK            (1<<5)
 253 #define M98090_DIG2_SPK_SHIFT           5
 254 #define M98090_DIG2_SPK_WIDTH           1
 255 #define M98090_DIG2_LOUT_MASK           (1<<4)
 256 #define M98090_DIG2_LOUT_SHIFT          4
 257 #define M98090_DIG2_LOUT_WIDTH          1
 258 #define M98090_DIG2_ALL_SHIFT           0
 259 #define M98090_DIG2_ALL_WIDTH           8
 260 #define M98090_DIG2_ALL_NUM             (1<<M98090_DIG2_ALL_WIDTH)
 261
 262 /*
 263  * M98090_REG_MIC_DIRECT_TO_ADC
 264  */
 265 #define M98090_IN12_MIC1_MASK           (1<<7)
 266 #define M98090_IN12_MIC1_SHIFT          7
 267 #define M98090_IN12_MIC1_WIDTH          1
 268 #define M98090_IN34_MIC2_MASK           (1<<6)
 269 #define M98090_IN34_MIC2_SHIFT          6
 270 #define M98090_IN34_MIC2_WIDTH          1
 271 #define M98090_IN56_MIC1_MASK           (1<<5)
 272 #define M98090_IN56_MIC1_SHIFT          5
 273 #define M98090_IN56_MIC1_WIDTH          1
 274 #define M98090_IN56_MIC2_MASK           (1<<4)
 275 #define M98090_IN56_MIC2_SHIFT          4
 276 #define M98090_IN56_MIC2_WIDTH          1
 277 #define M98090_IN12_DADC_MASK           (1<<3)
 278 #define M98090_IN12_DADC_SHIFT          3
 279 #define M98090_IN12_DADC_WIDTH          1
 280 #define M98090_IN34_DADC_MASK           (1<<2)
 281 #define M98090_IN34_DADC_SHIFT          2
 282 #define M98090_IN34_DADC_WIDTH          1
 283 #define M98090_IN56_DADC_MASK           (1<<1)
 284 #define M98090_IN56_DADC_SHIFT          1
 285 #define M98090_IN56_DADC_WIDTH          1
 286 #define M98090_MIC_ALL_SHIFT            0
 287 #define M98090_MIC_ALL_WIDTH            8
 288 #define M98090_MIC_ALL_NUM              (1<<M98090_MIC_ALL_WIDTH)
 289
 290 /*
 291  * M98090_REG_LINE_TO_ADC
 292  */
 293 #define M98090_IN12S_AB_MASK            (1<<7)
 294 #define M98090_IN12S_AB_SHIFT           7
 295 #define M98090_IN12S_AB_WIDTH           1
 296 #define M98090_IN34S_AB_MASK            (1<<6)
 297 #define M98090_IN34S_AB_SHIFT           6
 298 #define M98090_IN34S_AB_WIDTH           1
 299 #define M98090_IN56S_AB_MASK            (1<<5)
 300 #define M98090_IN56S_AB_SHIFT           5
 301 #define M98090_IN56S_AB_WIDTH           1
 302 #define M98090_IN34D_A_MASK             (1<<4)
 303 #define M98090_IN34D_A_SHIFT            4
 304 #define M98090_IN34D_A_WIDTH            1
 305 #define M98090_IN56D_B_MASK             (1<<3)
 306 #define M98090_IN56D_B_SHIFT            3
 307 #define M98090_IN56D_B_WIDTH            1
 308 #define M98090_LINE_ALL_SHIFT           0
 309 #define M98090_LINE_ALL_WIDTH           8
 310 #define M98090_LINE_ALL_NUM             (1<<M98090_LINE_ALL_WIDTH)
 311
 312 /*
 313  * M98090_REG_ANALOG_MIC_LOOP
 314  */
 315 #define M98090_IN12_M1HPL_MASK          (1<<7)
 316 #define M98090_IN12_M1HPL_SHIFT         7
 317 #define M98090_IN12_M1HPL_WIDTH         1
 318 #define M98090_IN12_M1SPKL_MASK         (1<<6)
 319 #define M98090_IN12_M1SPKL_SHIFT        6
 320 #define M98090_IN12_M1SPKL_WIDTH        1
 321 #define M98090_IN12_M1EAR_MASK          (1<<5)
 322 #define M98090_IN12_M1EAR_SHIFT         5
 323 #define M98090_IN12_M1EAR_WIDTH         1
 324 #define M98090_IN12_M1LOUTL_MASK        (1<<4)
 325 #define M98090_IN12_M1LOUTL_SHIFT       4
 326 #define M98090_IN12_M1LOUTL_WIDTH       1
 327 #define M98090_IN34_M2HPR_MASK          (1<<3)
 328 #define M98090_IN34_M2HPR_SHIFT         3
 329 #define M98090_IN34_M2HPR_WIDTH         1
 330 #define M98090_IN34_M2SPKR_MASK         (1<<2)
 331 #define M98090_IN34_M2SPKR_SHIFT        2
 332 #define M98090_IN34_M2SPKR_WIDTH        1
 333 #define M98090_IN34_M2EAR_MASK          (1<<1)
 334 #define M98090_IN34_M2EAR_SHIFT         1
 335 #define M98090_IN34_M2EAR_WIDTH         1
 336 #define M98090_IN34_M2LOUTR_MASK        (1<<0)
 337 #define M98090_IN34_M2LOUTR_SHIFT       0
 338 #define M98090_IN34_M2LOUTR_WIDTH       1
 339 #define M98090_AMIC_ALL_SHIFT           0
 340 #define M98090_AMIC_ALL_WIDTH           8
 341 #define M98090_AMIC_ALL_NUM             (1<<M98090_AMIC_ALL_WIDTH)
 342
 343 /*
 344  * M98090_REG_ANALOG_LINE_LOOP
 345  */
 346 #define M98090_IN12S_ABHP_MASK          (1<<7)
 347 #define M98090_IN12S_ABHP_SHIFT         7
 348 #define M98090_IN12S_ABHP_WIDTH         1
 349 #define M98090_IN34D_ASPKL_MASK         (1<<6)
 350 #define M98090_IN34D_ASPKL_SHIFT        6
 351 #define M98090_IN34D_ASPKL_WIDTH        1
 352 #define M98090_IN34D_AEAR_MASK          (1<<5)
 353 #define M98090_IN34D_AEAR_SHIFT         5
 354 #define M98090_IN34D_AEAR_WIDTH         1
 355 #define M98090_IN12S_ABLOUT_MASK        (1<<4)
 356 #define M98090_IN12S_ABLOUT_SHIFT       4
 357 #define M98090_IN12S_ABLOUT_WIDTH       1
 358 #define M98090_IN34S_ABHP_MASK          (1<<3)
 359 #define M98090_IN34S_ABHP_SHIFT         3
 360 #define M98090_IN34S_ABHP_WIDTH         1
 361 #define M98090_IN56D_BSPKR_MASK         (1<<2)
 362 #define M98090_IN56D_BSPKR_SHIFT        2
 363 #define M98090_IN56D_BSPKR_WIDTH        1
 364 #define M98090_IN56D_BEAR_MASK          (1<<1)
 365 #define M98090_IN56D_BEAR_SHIFT         1
 366 #define M98090_IN56D_BEAR_WIDTH         1
 367 #define M98090_IN34S_ABLOUT_MASK        (1<<0)
 368 #define M98090_IN34S_ABLOUT_SHIFT       0
 369 #define M98090_IN34S_ABLOUT_WIDTH       1
 370 #define M98090_ALIN_ALL_SHIFT           0
 371 #define M98090_ALIN_ALL_WIDTH           8
 372 #define M98090_ALIN_ALL_NUM             (1<<M98090_ALIN_ALL_WIDTH)
 373
 374 /*
 375  * M98090_REG_RESERVED
 376  */
 377
 378 /*
 379  * M98090_REG_LINE_INPUT_CONFIG
 380  */
 381 #define M98090_IN34DIFF_MASK            (1<<7)
 382 #define M98090_IN34DIFF_SHIFT           7
 383 #define M98090_IN34DIFF_WIDTH           1
 384 #define M98090_IN56DIFF_MASK            (1<<6)
 385 #define M98090_IN56DIFF_SHIFT           6
 386 #define M98090_IN56DIFF_WIDTH           1
 387 #define M98090_IN1SEEN_MASK             (1<<5)
 388 #define M98090_IN1SEEN_SHIFT            5
 389 #define M98090_IN1SEEN_WIDTH            1
 390 #define M98090_IN2SEEN_MASK             (1<<4)
 391 #define M98090_IN2SEEN_SHIFT            4
 392 #define M98090_IN2SEEN_WIDTH            1
 393 #define M98090_IN3SEEN_MASK             (1<<3)
 394 #define M98090_IN3SEEN_SHIFT            3
 395 #define M98090_IN3SEEN_WIDTH            1
 396 #define M98090_IN4SEEN_MASK             (1<<2)
 397 #define M98090_IN4SEEN_SHIFT            2
 398 #define M98090_IN4SEEN_WIDTH            1
 399 #define M98090_IN5SEEN_MASK             (1<<1)
 400 #define M98090_IN5SEEN_SHIFT            1
 401 #define M98090_IN5SEEN_WIDTH            1
 402 #define M98090_IN6SEEN_MASK             (1<<0)
 403 #define M98090_IN6SEEN_SHIFT            0
 404 #define M98090_IN6SEEN_WIDTH            1
 405
 406 /*
 407  * M98090_REG_LINE_INPUT_LEVEL
 408  */
 409 #define M98090_MIXG135_MASK             (1<<7)
 410 #define M98090_MIXG135_SHIFT            7
 411 #define M98090_MIXG135_WIDTH            1
 412 #define M98090_MIXG135_NUM              (1<<M98090_MIXG135_WIDTH)
 413 #define M98090_MIXG246_MASK             (1<<6)
 414 #define M98090_MIXG246_SHIFT            6
 415 #define M98090_MIXG246_WIDTH            1
 416 #define M98090_MIXG246_NUM              (1<<M98090_MIXG246_WIDTH)
 417 #define M98090_LINAPGA_MASK             (7<<3)
 418 #define M98090_LINAPGA_SHIFT            3
 419 #define M98090_LINAPGA_WIDTH            3
 420 #define M98090_LINAPGA_NUM              6
 421 #define M98090_LINBPGA_MASK             (7<<0)
 422 #define M98090_LINBPGA_SHIFT            0
 423 #define M98090_LINBPGA_WIDTH            3
 424 #define M98090_LINBPGA_NUM              6
 425
 426 /*
 427  * M98090_REG_INPUT_MODE
 428  */
 429 #define M98090_EXTBUFA_MASK             (1<<7)
 430 #define M98090_EXTBUFA_SHIFT            7
 431 #define M98090_EXTBUFA_WIDTH            1
 432 #define M98090_EXTBUFA_NUM              (1<<M98090_EXTBUFA_WIDTH)
 433 #define M98090_EXTBUFB_MASK             (1<<6)
 434 #define M98090_EXTBUFB_SHIFT            6
 435 #define M98090_EXTBUFB_WIDTH            1
 436 #define M98090_EXTBUFB_NUM              (1<<M98090_EXTBUFB_WIDTH)
 437 #define M98090_EXTMIC_MASK              (3<<0)
 438 #define M98090_EXTMIC_SHIFT             0
 439 #define M98090_EXTMIC1_SHIFT            0
 440 #define M98090_EXTMIC2_SHIFT            1
 441 #define M98090_EXTMIC_WIDTH             2
 442 #define M98090_EXTMIC_NONE              (0<<0)
 443 #define M98090_EXTMIC_MIC1              (1<<0)
 444 #define M98090_EXTMIC_MIC2              (2<<0)
 445
 446 /*
 447  * M98090_REG_MIC1_INPUT_LEVEL
 448  */
 449 #define M98090_MIC_PA1EN_MASK           (3<<5)
 450 #define M98090_MIC_PA1EN_SHIFT          5
 451 #define M98090_MIC_PA1EN_WIDTH          2
 452 #define M98090_MIC_PA1EN_NUM            3
 453 #define M98090_MIC_PGAM1_MASK           (31<<0)
 454 #define M98090_MIC_PGAM1_SHIFT          0
 455 #define M98090_MIC_PGAM1_WIDTH          5
 456 #define M98090_MIC_PGAM1_NUM            21
 457
 458 /*
 459  * M98090_REG_MIC2_INPUT_LEVEL
 460  */
 461 #define M98090_MIC_PA2EN_MASK           (3<<5)
 462 #define M98090_MIC_PA2EN_SHIFT          5
 463 #define M98090_MIC_PA2EN_WIDTH          2
 464 #define M98090_MIC_PA2EN_NUM            3
 465 #define M98090_MIC_PGAM2_MASK           (31<<0)
 466 #define M98090_MIC_PGAM2_SHIFT          0
 467 #define M98090_MIC_PGAM2_WIDTH          5
 468 #define M98090_MIC_PGAM2_NUM            21
 469
 470 /*
 471  * M98090_REG_MIC_BIAS_VOLTAGE
 472  */
 473 #define M98090_MBVSEL_MASK              (3<<0)
 474 #define M98090_MBVSEL_SHIFT             0
 475 #define M98090_MBVSEL_WIDTH             2
 476 #define M98090_MBVSEL_2V8               (3<<0)
 477 #define M98090_MBVSEL_2V55              (2<<0)
 478 #define M98090_MBVSEL_2V4               (1<<0)
 479 #define M98090_MBVSEL_2V2               (0<<0)
 480
 481 /*
 482  * M98090_REG_DIGITAL_MIC_ENABLE
 483  */
 484 #define M98090_MICCLK_MASK              (7<<4)
 485 #define M98090_MICCLK_SHIFT             4
 486 #define M98090_MICCLK_WIDTH             3
 487 #define M98090_DIGMIC4_MASK             (1<<3)
 488 #define M98090_DIGMIC4_SHIFT            3
 489 #define M98090_DIGMIC4_WIDTH            1
 490 #define M98090_DIGMIC4_NUM              (1<<M98090_DIGMIC4_WIDTH)
 491 #define M98090_DIGMIC3_MASK             (1<<2)
 492 #define M98090_DIGMIC3_SHIFT            2
 493 #define M98090_DIGMIC3_WIDTH            1
 494 #define M98090_DIGMIC3_NUM              (1<<M98090_DIGMIC3_WIDTH)
 495 #define M98090_DIGMICR_MASK             (1<<1)
 496 #define M98090_DIGMICR_SHIFT            1
 497 #define M98090_DIGMICR_WIDTH            1
 498 #define M98090_DIGMICR_NUM              (1<<M98090_DIGMICR_WIDTH)
 499 #define M98090_DIGMICL_MASK             (1<<0)
 500 #define M98090_DIGMICL_SHIFT            0
 501 #define M98090_DIGMICL_WIDTH            1
 502 #define M98090_DIGMICL_NUM              (1<<M98090_DIGMICL_WIDTH)
 503
 504 /*
 505  * M98090_REG_DIGITAL_MIC_CONFIG
 506  */
 507 #define M98090_DMIC_COMP_MASK           (15<<4)
 508 #define M98090_DMIC_COMP_SHIFT          4
 509 #define M98090_DMIC_COMP_WIDTH          4
 510 #define M98090_DMIC_COMP_NUM            (1<<M98090_DMIC_COMP_WIDTH)
 511 #define M98090_DMIC_FREQ_MASK           (3<<0)
 512 #define M98090_DMIC_FREQ_SHIFT          0
 513 #define M98090_DMIC_FREQ_WIDTH          2
 514
 515 /*
 516  * M98090_REG_LEFT_ADC_MIXER
 517  */
 518 #define M98090_MIXADL_MIC2_MASK         (1<<6)
 519 #define M98090_MIXADL_MIC2_SHIFT        6
 520 #define M98090_MIXADL_MIC2_WIDTH        1
 521 #define M98090_MIXADL_MIC1_MASK         (1<<5)
 522 #define M98090_MIXADL_MIC1_SHIFT        5
 523 #define M98090_MIXADL_MIC1_WIDTH        1
 524 #define M98090_MIXADL_LINEB_MASK        (1<<4)
 525 #define M98090_MIXADL_LINEB_SHIFT       4
 526 #define M98090_MIXADL_LINEB_WIDTH       1
 527 #define M98090_MIXADL_LINEA_MASK        (1<<3)
 528 #define M98090_MIXADL_LINEA_SHIFT       3
 529 #define M98090_MIXADL_LINEA_WIDTH       1
 530 #define M98090_MIXADL_IN65DIFF_MASK     (1<<2)
 531 #define M98090_MIXADL_IN65DIFF_SHIFT    2
 532 #define M98090_MIXADL_IN65DIFF_WIDTH    1
 533 #define M98090_MIXADL_IN34DIFF_MASK     (1<<1)
 534 #define M98090_MIXADL_IN34DIFF_SHIFT    1
 535 #define M98090_MIXADL_IN34DIFF_WIDTH    1
 536 #define M98090_MIXADL_IN12DIFF_MASK     (1<<0)
 537 #define M98090_MIXADL_IN12DIFF_SHIFT    0
 538 #define M98090_MIXADL_IN12DIFF_WIDTH    1
 539 #define M98090_MIXADL_MASK              (255<<0)
 540 #define M98090_MIXADL_SHIFT             0
 541 #define M98090_MIXADL_WIDTH             8
 542
 543 /*
 544  * M98090_REG_RIGHT_ADC_MIXER
 545  */
 546 #define M98090_MIXADR_MIC2_MASK         (1<<6)
 547 #define M98090_MIXADR_MIC2_SHIFT        6
 548 #define M98090_MIXADR_MIC2_WIDTH        1
 549 #define M98090_MIXADR_MIC1_MASK         (1<<5)
 550 #define M98090_MIXADR_MIC1_SHIFT        5
 551 #define M98090_MIXADR_MIC1_WIDTH        1
 552 #define M98090_MIXADR_LINEB_MASK        (1<<4)
 553 #define M98090_MIXADR_LINEB_SHIFT       4
 554 #define M98090_MIXADR_LINEB_WIDTH       1
 555 #define M98090_MIXADR_LINEA_MASK        (1<<3)
 556 #define M98090_MIXADR_LINEA_SHIFT       3
 557 #define M98090_MIXADR_LINEA_WIDTH       1
 558 #define M98090_MIXADR_IN65DIFF_MASK     (1<<2)
 559 #define M98090_MIXADR_IN65DIFF_SHIFT    2
 560 #define M98090_MIXADR_IN65DIFF_WIDTH    1
 561 #define M98090_MIXADR_IN34DIFF_MASK     (1<<1)
 562 #define M98090_MIXADR_IN34DIFF_SHIFT    1
 563 #define M98090_MIXADR_IN34DIFF_WIDTH    1
 564 #define M98090_MIXADR_IN12DIFF_MASK     (1<<0)
 565 #define M98090_MIXADR_IN12DIFF_SHIFT    0
 566 #define M98090_MIXADR_IN12DIFF_WIDTH    1
 567 #define M98090_MIXADR_MASK              (255<<0)
 568 #define M98090_MIXADR_SHIFT             0
 569 #define M98090_MIXADR_WIDTH             8
 570
 571 /*
 572  * M98090_REG_LEFT_ADC_LEVEL
 573  */
 574 #define M98090_AVLG_MASK                (7<<4)
 575 #define M98090_AVLG_SHIFT               4
 576 #define M98090_AVLG_WIDTH               3
 577 #define M98090_AVLG_NUM                 (1<<M98090_AVLG_WIDTH)
 578 #define M98090_AVL_MASK                 (15<<0)
 579 #define M98090_AVL_SHIFT                0
 580 #define M98090_AVL_WIDTH                4
 581 #define M98090_AVL_NUM                  (1<<M98090_AVL_WIDTH)
 582
 583 /*
 584  * M98090_REG_RIGHT_ADC_LEVEL
 585  */
 586 #define M98090_AVRG_MASK                (7<<4)
 587 #define M98090_AVRG_SHIFT               4
 588 #define M98090_AVRG_WIDTH               3
 589 #define M98090_AVRG_NUM                 (1<<M98090_AVRG_WIDTH)
 590 #define M98090_AVR_MASK                 (15<<0)
 591 #define M98090_AVR_SHIFT                0
 592 #define M98090_AVR_WIDTH                4
 593 #define M98090_AVR_NUM                  (1<<M98090_AVR_WIDTH)
 594
 595 /*
 596  * M98090_REG_ADC_BIQUAD_LEVEL
 597  */
 598 #define M98090_AVBQ_MASK                (15<<0)
 599 #define M98090_AVBQ_SHIFT               0
 600 #define M98090_AVBQ_WIDTH               4
 601 #define M98090_AVBQ_NUM                 (1<<M98090_AVBQ_WIDTH)
 602
 603 /*
 604  * M98090_REG_ADC_SIDETONE
 605  */
 606 #define M98090_DSTSR_MASK               (1<<7)
 607 #define M98090_DSTSR_SHIFT              7
 608 #define M98090_DSTSR_WIDTH              1
 609 #define M98090_DSTSL_MASK               (1<<6)
 610 #define M98090_DSTSL_SHIFT              6
 611 #define M98090_DSTSL_WIDTH              1
 612 #define M98090_DVST_MASK                (31<<0)
 613 #define M98090_DVST_SHIFT               0
 614 #define M98090_DVST_WIDTH               5
 615 #define M98090_DVST_NUM                 31
 616
 617 /*
 618  * M98090_REG_SYSTEM_CLOCK
 619  */
 620 #define M98090_PSCLK_MASK               (3<<4)
 621 #define M98090_PSCLK_SHIFT              4
 622 #define M98090_PSCLK_WIDTH              2
 623 #define M98090_PSCLK_DISABLED           (0<<4)
 624 #define M98090_PSCLK_DIV1               (1<<4)
 625 #define M98090_PSCLK_DIV2               (2<<4)
 626 #define M98090_PSCLK_DIV4               (3<<4)
 627
 628 /*
 629  * M98090_REG_CLOCK_MODE
 630  */
 631 #define M98090_FREQ_MASK                (15<<4)
 632 #define M98090_FREQ_SHIFT               4
 633 #define M98090_FREQ_WIDTH               4
 634 #define M98090_USE_M1_MASK              (1<<0)
 635 #define M98090_USE_M1_SHIFT             0
 636 #define M98090_USE_M1_WIDTH             1
 637 #define M98090_USE_M1_NUM               (1<<M98090_USE_M1_WIDTH)
 638
 639 /*
 640  * M98090_REG_CLOCK_RATIO_NI_MSB
 641  */
 642 #define M98090_NI_HI_MASK               (127<<0)
 643 #define M98090_NI_HI_SHIFT              0
 644 #define M98090_NI_HI_WIDTH              7
 645 #define M98090_NI_HI_NUM                (1<<M98090_NI_HI_WIDTH)
 646
 647 /*
 648  * M98090_REG_CLOCK_RATIO_NI_LSB
 649  */
 650 #define M98090_NI_LO_MASK               (255<<0)
 651 #define M98090_NI_LO_SHIFT              0
 652 #define M98090_NI_LO_WIDTH              8
 653 #define M98090_NI_LO_NUM                (1<<M98090_NI_LO_WIDTH)
 654
 655 /*
 656  * M98090_REG_CLOCK_RATIO_MI_MSB
 657  */
 658 #define M98090_MI_HI_MASK               (255<<0)
 659 #define M98090_MI_HI_SHIFT              0
 660 #define M98090_MI_HI_WIDTH              8
 661 #define M98090_MI_HI_NUM                (1<<M98090_MI_HI_WIDTH)
 662
 663 /*
 664  * M98090_REG_CLOCK_RATIO_MI_LSB
 665  */
 666 #define M98090_MI_LO_MASK               (255<<0)
 667 #define M98090_MI_LO_SHIFT              0
 668 #define M98090_MI_LO_WIDTH              8
 669 #define M98090_MI_LO_NUM                (1<<M98090_MI_LO_WIDTH)
 670
 671 /*
 672  * M98090_REG_MASTER_MODE
 673  */
 674 #define M98090_MAS_MASK                 (1<<7)
 675 #define M98090_MAS_SHIFT                7
 676 #define M98090_MAS_WIDTH                1
 677 #define M98090_BSEL_MASK                (1<<0)
 678 #define M98090_BSEL_SHIFT               0
 679 #define M98090_BSEL_WIDTH               1
 680 #define M98090_BSEL_32                  (1<<0)
 681 #define M98090_BSEL_48                  (2<<0)
 682 #define M98090_BSEL_64                  (3<<0)
 683
 684 /*
 685  * M98090_REG_INTERFACE_FORMAT
 686  */
 687 #define M98090_RJ_MASK                  (1<<5)
 688 #define M98090_RJ_SHIFT                 5
 689 #define M98090_RJ_WIDTH                 1
 690 #define M98090_WCI_MASK                 (1<<4)
 691 #define M98090_WCI_SHIFT                4
 692 #define M98090_WCI_WIDTH                1
 693 #define M98090_BCI_MASK                 (1<<3)
 694 #define M98090_BCI_SHIFT                3
 695 #define M98090_BCI_WIDTH                1
 696 #define M98090_DLY_MASK                 (1<<2)
 697 #define M98090_DLY_SHIFT                2
 698 #define M98090_DLY_WIDTH                1
 699 #define M98090_WS_MASK                  (3<<0)
 700 #define M98090_WS_SHIFT                 0
 701 #define M98090_WS_WIDTH                 2
 702 #define M98090_WS_NUM                   (1<<M98090_WS_WIDTH)
 703
 704 /*
 705  * M98090_REG_TDM_CONTROL
 706  */
 707 #define M98090_FSW_MASK                 (1<<1)
 708 #define M98090_FSW_SHIFT                1
 709 #define M98090_FSW_WIDTH                1
 710 #define M98090_TDM_MASK                 (1<<0)
 711 #define M98090_TDM_SHIFT                0
 712 #define M98090_TDM_WIDTH                1
 713 #define M98090_TDM_NUM                  (1<<M98090_TDM_WIDTH)
 714
 715 /*
 716  * M98090_REG_TDM_FORMAT
 717  */
 718 #define M98090_TDM_SLOTL_MASK           (3<<6)
 719 #define M98090_TDM_SLOTL_SHIFT          6
 720 #define M98090_TDM_SLOTL_WIDTH          2
 721 #define M98090_TDM_SLOTL_NUM            (1<<M98090_TDM_SLOTL_WIDTH)
 722 #define M98090_TDM_SLOTR_MASK           (3<<4)
 723 #define M98090_TDM_SLOTR_SHIFT          4
 724 #define M98090_TDM_SLOTR_WIDTH          2
 725 #define M98090_TDM_SLOTR_NUM            (1<<M98090_TDM_SLOTR_WIDTH)
 726 #define M98090_TDM_SLOTDLY_MASK         (15<<0)
 727 #define M98090_TDM_SLOTDLY_SHIFT        0
 728 #define M98090_TDM_SLOTDLY_WIDTH        4
 729 #define M98090_TDM_SLOTDLY_NUM          (1<<M98090_TDM_SLOTDLY_WIDTH)
 730
 731 /*
 732  * M98090_REG_IO_CONFIGURATION
 733  */
 734 #define M98090_LTEN_MASK                (1<<5)
 735 #define M98090_LTEN_SHIFT               5
 736 #define M98090_LTEN_WIDTH               1
 737 #define M98090_LTEN_NUM                 (1<<M98090_LTEN_WIDTH)
 738 #define M98090_LBEN_MASK                (1<<4)
 739 #define M98090_LBEN_SHIFT               4
 740 #define M98090_LBEN_WIDTH               1
 741 #define M98090_LBEN_NUM                 (1<<M98090_LBEN_WIDTH)
 742 #define M98090_DMONO_MASK               (1<<3)
 743 #define M98090_DMONO_SHIFT              3
 744 #define M98090_DMONO_WIDTH              1
 745 #define M98090_DMONO_NUM                (1<<M98090_DMONO_WIDTH)
 746 #define M98090_HIZOFF_MASK              (1<<2)
 747 #define M98090_HIZOFF_SHIFT             2
 748 #define M98090_HIZOFF_WIDTH             1
 749 #define M98090_HIZOFF_NUM               (1<<M98090_HIZOFF_WIDTH)
 750 #define M98090_SDOEN_MASK               (1<<1)
 751 #define M98090_SDOEN_SHIFT              1
 752 #define M98090_SDOEN_WIDTH              1
 753 #define M98090_SDOEN_NUM                (1<<M98090_SDOEN_WIDTH)
 754 #define M98090_SDIEN_MASK               (1<<0)
 755 #define M98090_SDIEN_SHIFT              0
 756 #define M98090_SDIEN_WIDTH              1
 757 #define M98090_SDIEN_NUM                (1<<M98090_SDIEN_WIDTH)
 758
 759 /*
 760  * M98090_REG_FILTER_CONFIG
 761  */
 762 #define M98090_MODE_MASK                (1<<7)
 763 #define M98090_MODE_SHIFT               7
 764 #define M98090_MODE_WIDTH               1
 765 #define M98090_AHPF_MASK                (1<<6)
 766 #define M98090_AHPF_SHIFT               6
 767 #define M98090_AHPF_WIDTH               1
 768 #define M98090_AHPF_NUM                 (1<<M98090_AHPF_WIDTH)
 769 #define M98090_DHPF_MASK                (1<<5)
 770 #define M98090_DHPF_SHIFT               5
 771 #define M98090_DHPF_WIDTH               1
 772 #define M98090_DHPF_NUM                 (1<<M98090_DHPF_WIDTH)
 773 #define M98090_DHF_MASK                 (1<<4)
 774 #define M98090_DHF_SHIFT                4
 775 #define M98090_DHF_WIDTH                1
 776 #define M98090_FLT_DMIC34MODE_MASK      (1<<3)
 777 #define M98090_FLT_DMIC34MODE_SHIFT     3
 778 #define M98090_FLT_DMIC34MODE_WIDTH     1
 779 #define M98090_FLT_DMIC34HPF_MASK       (1<<2)
 780 #define M98090_FLT_DMIC34HPF_SHIFT      2
 781 #define M98090_FLT_DMIC34HPF_WIDTH      1
 782 #define M98090_FLT_DMIC34HPF_NUM        (1<<M98090_FLT_DMIC34HPF_WIDTH)
 783
 784 /*
 785  * M98090_REG_DAI_PLAYBACK_LEVEL
 786  */
 787 #define M98090_DVM_MASK                 (1<<7)
 788 #define M98090_DVM_SHIFT                7
 789 #define M98090_DVM_WIDTH                1
 790 #define M98090_DVG_MASK                 (3<<4)
 791 #define M98090_DVG_SHIFT                4
 792 #define M98090_DVG_WIDTH                2
 793 #define M98090_DVG_NUM                  (1<<M98090_DVG_WIDTH)
 794 #define M98090_DV_MASK                  (15<<0)
 795 #define M98090_DV_SHIFT                 0
 796 #define M98090_DV_WIDTH                 4
 797 #define M98090_DV_NUM                   (1<<M98090_DV_WIDTH)
 798
 799 /*
 800  * M98090_REG_DAI_PLAYBACK_LEVEL_EQ
 801  */
 802 #define M98090_EQCLPN_MASK              (1<<4)
 803 #define M98090_EQCLPN_SHIFT             4
 804 #define M98090_EQCLPN_WIDTH             1
 805 #define M98090_EQCLPN_NUM               (1<<M98090_EQCLPN_WIDTH)
 806 #define M98090_DVEQ_MASK                (15<<0)
 807 #define M98090_DVEQ_SHIFT               0
 808 #define M98090_DVEQ_WIDTH               4
 809 #define M98090_DVEQ_NUM                 (1<<M98090_DVEQ_WIDTH)
 810
 811 /*
 812  * M98090_REG_LEFT_HP_MIXER
 813  */
 814 #define M98090_MIXHPL_MIC2_MASK         (1<<5)
 815 #define M98090_MIXHPL_MIC2_SHIFT        5
 816 #define M98090_MIXHPL_MIC2_WIDTH        1
 817 #define M98090_MIXHPL_MIC1_MASK         (1<<4)
 818 #define M98090_MIXHPL_MIC1_SHIFT        4
 819 #define M98090_MIXHPL_MIC1_WIDTH        1
 820 #define M98090_MIXHPL_LINEB_MASK        (1<<3)
 821 #define M98090_MIXHPL_LINEB_SHIFT       3
 822 #define M98090_MIXHPL_LINEB_WIDTH       1
 823 #define M98090_MIXHPL_LINEA_MASK        (1<<2)
 824 #define M98090_MIXHPL_LINEA_SHIFT       2
 825 #define M98090_MIXHPL_LINEA_WIDTH       1
 826 #define M98090_MIXHPL_DACR_MASK         (1<<1)
 827 #define M98090_MIXHPL_DACR_SHIFT        1
 828 #define M98090_MIXHPL_DACR_WIDTH        1
 829 #define M98090_MIXHPL_DACL_MASK         (1<<0)
 830 #define M98090_MIXHPL_DACL_SHIFT        0
 831 #define M98090_MIXHPL_DACL_WIDTH        1
 832 #define M98090_MIXHPL_MASK              (63<<0)
 833 #define M98090_MIXHPL_SHIFT             0
 834 #define M98090_MIXHPL_WIDTH             6
 835
 836 /*
 837  * M98090_REG_RIGHT_HP_MIXER
 838  */
 839 #define M98090_MIXHPR_MIC2_MASK         (1<<5)
 840 #define M98090_MIXHPR_MIC2_SHIFT        5
 841 #define M98090_MIXHPR_MIC2_WIDTH        1
 842 #define M98090_MIXHPR_MIC1_MASK         (1<<4)
 843 #define M98090_MIXHPR_MIC1_SHIFT        4
 844 #define M98090_MIXHPR_MIC1_WIDTH        1
 845 #define M98090_MIXHPR_LINEB_MASK        (1<<3)
 846 #define M98090_MIXHPR_LINEB_SHIFT       3
 847 #define M98090_MIXHPR_LINEB_WIDTH       1
 848 #define M98090_MIXHPR_LINEA_MASK        (1<<2)
 849 #define M98090_MIXHPR_LINEA_SHIFT       2
 850 #define M98090_MIXHPR_LINEA_WIDTH       1
 851 #define M98090_MIXHPR_DACR_MASK         (1<<1)
 852 #define M98090_MIXHPR_DACR_SHIFT        1
 853 #define M98090_MIXHPR_DACR_WIDTH        1
 854 #define M98090_MIXHPR_DACL_MASK         (1<<0)
 855 #define M98090_MIXHPR_DACL_SHIFT        0
 856 #define M98090_MIXHPR_DACL_WIDTH        1
 857 #define M98090_MIXHPR_MASK              (63<<0)
 858 #define M98090_MIXHPR_SHIFT             0
 859 #define M98090_MIXHPR_WIDTH             6
 860
 861 /*
 862  * M98090_REG_HP_CONTROL
 863  */
 864 #define M98090_MIXHPRSEL_MASK           (1<<5)
 865 #define M98090_MIXHPRSEL_SHIFT          5
 866 #define M98090_MIXHPRSEL_WIDTH          1
 867 #define M98090_MIXHPLSEL_MASK           (1<<4)
 868 #define M98090_MIXHPLSEL_SHIFT          4
 869 #define M98090_MIXHPLSEL_WIDTH          1
 870 #define M98090_MIXHPRG_MASK             (3<<2)
 871 #define M98090_MIXHPRG_SHIFT            2
 872 #define M98090_MIXHPRG_WIDTH            2
 873 #define M98090_MIXHPRG_NUM              (1<<M98090_MIXHPRG_WIDTH)
 874 #define M98090_MIXHPLG_MASK             (3<<0)
 875 #define M98090_MIXHPLG_SHIFT            0
 876 #define M98090_MIXHPLG_WIDTH            2
 877 #define M98090_MIXHPLG_NUM              (1<<M98090_MIXHPLG_WIDTH)
 878
 879 /*
 880  * M98090_REG_LEFT_HP_VOLUME
 881  */
 882 #define M98090_HPLM_MASK                (1<<7)
 883 #define M98090_HPLM_SHIFT               7
 884 #define M98090_HPLM_WIDTH               1
 885 #define M98090_HPVOLL_MASK              (31<<0)
 886 #define M98090_HPVOLL_SHIFT             0
 887 #define M98090_HPVOLL_WIDTH             5
 888 #define M98090_HPVOLL_NUM               (1<<M98090_HPVOLL_WIDTH)
 889
 890 /*
 891  * M98090_REG_RIGHT_HP_VOLUME
 892  */
 893 #define M98090_HPRM_MASK                (1<<7)
 894 #define M98090_HPRM_SHIFT               7
 895 #define M98090_HPRM_WIDTH               1
 896 #define M98090_HPVOLR_MASK              (31<<0)
 897 #define M98090_HPVOLR_SHIFT             0
 898 #define M98090_HPVOLR_WIDTH             5
 899 #define M98090_HPVOLR_NUM               (1<<M98090_HPVOLR_WIDTH)
 900
 901 /*
 902  * M98090_REG_LEFT_SPK_MIXER
 903  */
 904 #define M98090_MIXSPL_MIC2_MASK         (1<<5)
 905 #define M98090_MIXSPL_MIC2_SHIFT        5
 906 #define M98090_MIXSPL_MIC2_WIDTH        1
 907 #define M98090_MIXSPL_MIC1_MASK         (1<<4)
 908 #define M98090_MIXSPL_MIC1_SHIFT        4
 909 #define M98090_MIXSPL_MIC1_WIDTH        1
 910 #define M98090_MIXSPL_LINEB_MASK        (1<<3)
 911 #define M98090_MIXSPL_LINEB_SHIFT       3
 912 #define M98090_MIXSPL_LINEB_WIDTH       1
 913 #define M98090_MIXSPL_LINEA_MASK        (1<<2)
 914 #define M98090_MIXSPL_LINEA_SHIFT       2
 915 #define M98090_MIXSPL_LINEA_WIDTH       1
 916 #define M98090_MIXSPL_DACR_MASK         (1<<1)
 917 #define M98090_MIXSPL_DACR_SHIFT        1
 918 #define M98090_MIXSPL_DACR_WIDTH        1
 919 #define M98090_MIXSPL_DACL_MASK         (1<<0)
 920 #define M98090_MIXSPL_DACL_SHIFT        0
 921 #define M98090_MIXSPL_DACL_WIDTH        1
 922 #define M98090_MIXSPL_MASK              (63<<0)
 923 #define M98090_MIXSPL_SHIFT             0
 924 #define M98090_MIXSPL_WIDTH             6
 925 #define M98090_MIXSPR_DACR_MASK         (1<<1)
 926 #define M98090_MIXSPR_DACR_SHIFT        1
 927 #define M98090_MIXSPR_DACR_WIDTH        1
 928
 929
 930 /*
 931  * M98090_REG_RIGHT_SPK_MIXER
 932  */
 933 #define M98090_SPK_SLAVE_MASK           (1<<6)
 934 #define M98090_SPK_SLAVE_SHIFT          6
 935 #define M98090_SPK_SLAVE_WIDTH          1
 936 #define M98090_MIXSPR_MIC2_MASK         (1<<5)
 937 #define M98090_MIXSPR_MIC2_SHIFT        5
 938 #define M98090_MIXSPR_MIC2_WIDTH        1
 939 #define M98090_MIXSPR_MIC1_MASK         (1<<4)
 940 #define M98090_MIXSPR_MIC1_SHIFT        4
 941 #define M98090_MIXSPR_MIC1_WIDTH        1
 942 #define M98090_MIXSPR_LINEB_MASK        (1<<3)
 943 #define M98090_MIXSPR_LINEB_SHIFT       3
 944 #define M98090_MIXSPR_LINEB_WIDTH       1
 945 #define M98090_MIXSPR_LINEA_MASK        (1<<2)
 946 #define M98090_MIXSPR_LINEA_SHIFT       2
 947 #define M98090_MIXSPR_LINEA_WIDTH       1
 948 #define M98090_MIXSPR_DACR_MASK         (1<<1)
 949 #define M98090_MIXSPR_DACR_SHIFT        1
 950 #define M98090_MIXSPR_DACR_WIDTH        1
 951 #define M98090_MIXSPR_DACL_MASK         (1<<0)
 952 #define M98090_MIXSPR_DACL_SHIFT        0
 953 #define M98090_MIXSPR_DACL_WIDTH        1
 954 #define M98090_MIXSPR_MASK              (63<<0)
 955 #define M98090_MIXSPR_SHIFT             0
 956 #define M98090_MIXSPR_WIDTH             6
 957
 958 /*
 959  * M98090_REG_SPK_CONTROL
 960  */
 961 #define M98090_MIXSPRG_MASK             (3<<2)
 962 #define M98090_MIXSPRG_SHIFT            2
 963 #define M98090_MIXSPRG_WIDTH            2
 964 #define M98090_MIXSPRG_NUM              (1<<M98090_MIXSPRG_WIDTH)
 965 #define M98090_MIXSPLG_MASK             (3<<0)
 966 #define M98090_MIXSPLG_SHIFT            0
 967 #define M98090_MIXSPLG_WIDTH            2
 968 #define M98090_MIXSPLG_NUM              (1<<M98090_MIXSPLG_WIDTH)
 969
 970 /*
 971  * M98090_REG_LEFT_SPK_VOLUME
 972  */
 973 #define M98090_SPLM_MASK                (1<<7)
 974 #define M98090_SPLM_SHIFT               7
 975 #define M98090_SPLM_WIDTH               1
 976 #define M98090_SPVOLL_MASK              (63<<0)
 977 #define M98090_SPVOLL_SHIFT             0
 978 #define M98090_SPVOLL_WIDTH             6
 979 #define M98090_SPVOLL_NUM               40
 980
 981 /*
 982  * M98090_REG_RIGHT_SPK_VOLUME
 983  */
 984 #define M98090_SPRM_MASK                (1<<7)
 985 #define M98090_SPRM_SHIFT               7
 986 #define M98090_SPRM_WIDTH               1
 987 #define M98090_SPVOLR_MASK              (63<<0)
 988 #define M98090_SPVOLR_SHIFT             0
 989 #define M98090_SPVOLR_WIDTH             6
 990 #define M98090_SPVOLR_NUM               40
 991
 992 /*
 993  * M98090_REG_DRC_TIMING
 994  */
 995 #define M98090_DRCEN_MASK               (1<<7)
 996 #define M98090_DRCEN_SHIFT              7
 997 #define M98090_DRCEN_WIDTH              1
 998 #define M98090_DRCEN_NUM                (1<<M98090_DRCEN_WIDTH)
 999 #define M98090_DRCRLS_MASK              (7<<4)
1000 #define M98090_DRCRLS_SHIFT             4
1001 #define M98090_DRCRLS_WIDTH             3
1002 #define M98090_DRCATK_MASK              (7<<0)
1003 #define M98090_DRCATK_SHIFT             0
1004 #define M98090_DRCATK_WIDTH             3
1005
1006 /*
1007  * M98090_REG_DRC_COMPRESSOR
1008  */
1009 #define M98090_DRCCMP_MASK              (7<<5)
1010 #define M98090_DRCCMP_SHIFT             5
1011 #define M98090_DRCCMP_WIDTH             3
1012 #define M98090_DRCTHC_MASK              (31<<0)
1013 #define M98090_DRCTHC_SHIFT             0
1014 #define M98090_DRCTHC_WIDTH             5
1015 #define M98090_DRCTHC_NUM               (1<<M98090_DRCTHC_WIDTH)
1016
1017 /*
1018  * M98090_REG_DRC_EXPANDER
1019  */
1020 #define M98090_DRCEXP_MASK              (7<<5)
1021 #define M98090_DRCEXP_SHIFT             5
1022 #define M98090_DRCEXP_WIDTH             3
1023 #define M98090_DRCTHE_MASK              (31<<0)
1024 #define M98090_DRCTHE_SHIFT             0
1025 #define M98090_DRCTHE_WIDTH             5
1026 #define M98090_DRCTHE_NUM               (1<<M98090_DRCTHE_WIDTH)
1027
1028 /*
1029  * M98090_REG_DRC_GAIN
1030  */
1031 #define M98090_DRCG_MASK                (31<<0)
1032 #define M98090_DRCG_SHIFT               0
1033 #define M98090_DRCG_WIDTH               5
1034 #define M98090_DRCG_NUM                 13
1035
1036 /*
1037  * M98090_REG_RCV_LOUTL_MIXER
1038  */
1039 #define M98090_MIXRCVL_MIC2_MASK        (1<<5)
1040 #define M98090_MIXRCVL_MIC2_SHIFT       5
1041 #define M98090_MIXRCVL_MIC2_WIDTH       1
1042 #define M98090_MIXRCVL_MIC1_MASK        (1<<4)
1043 #define M98090_MIXRCVL_MIC1_SHIFT       4
1044 #define M98090_MIXRCVL_MIC1_WIDTH       1
1045 #define M98090_MIXRCVL_LINEB_MASK       (1<<3)
1046 #define M98090_MIXRCVL_LINEB_SHIFT      3
1047 #define M98090_MIXRCVL_LINEB_WIDTH      1
1048 #define M98090_MIXRCVL_LINEA_MASK       (1<<2)
1049 #define M98090_MIXRCVL_LINEA_SHIFT      2
1050 #define M98090_MIXRCVL_LINEA_WIDTH      1
1051 #define M98090_MIXRCVL_DACR_MASK        (1<<1)
1052 #define M98090_MIXRCVL_DACR_SHIFT       1
1053 #define M98090_MIXRCVL_DACR_WIDTH       1
1054 #define M98090_MIXRCVL_DACL_MASK        (1<<0)
1055 #define M98090_MIXRCVL_DACL_SHIFT       0
1056 #define M98090_MIXRCVL_DACL_WIDTH       1
1057 #define M98090_MIXRCVL_MASK             (63<<0)
1058 #define M98090_MIXRCVL_SHIFT            0
1059 #define M98090_MIXRCVL_WIDTH            6
1060
1061 /*
1062  * M98090_REG_RCV_LOUTL_CONTROL
1063  */
1064 #define M98090_MIXRCVLG_MASK            (3<<0)
1065 #define M98090_MIXRCVLG_SHIFT           0
1066 #define M98090_MIXRCVLG_WIDTH           2
1067 #define M98090_MIXRCVLG_NUM             (1<<M98090_MIXRCVLG_WIDTH)
1068
1069 /*
1070  * M98090_REG_RCV_LOUTL_VOLUME
1071  */
1072 #define M98090_RCVLM_MASK               (1<<7)
1073 #define M98090_RCVLM_SHIFT              7
1074 #define M98090_RCVLM_WIDTH              1
1075 #define M98090_RCVLVOL_MASK             (31<<0)
1076 #define M98090_RCVLVOL_SHIFT            0
1077 #define M98090_RCVLVOL_WIDTH            5
1078 #define M98090_RCVLVOL_NUM              (1<<M98090_RCVLVOL_WIDTH)
1079
1080 /*
1081  * M98090_REG_LOUTR_MIXER
1082  */
1083 #define M98090_LINMOD_MASK              (1<<7)
1084 #define M98090_LINMOD_SHIFT             7
1085 #define M98090_LINMOD_WIDTH             1
1086 #define M98090_MIXRCVR_MIC2_MASK        (1<<5)
1087 #define M98090_MIXRCVR_MIC2_SHIFT       5
1088 #define M98090_MIXRCVR_MIC2_WIDTH       1
1089 #define M98090_MIXRCVR_MIC1_MASK        (1<<4)
1090 #define M98090_MIXRCVR_MIC1_SHIFT       4
1091 #define M98090_MIXRCVR_MIC1_WIDTH       1
1092 #define M98090_MIXRCVR_LINEB_MASK       (1<<3)
1093 #define M98090_MIXRCVR_LINEB_SHIFT      3
1094 #define M98090_MIXRCVR_LINEB_WIDTH      1
1095 #define M98090_MIXRCVR_LINEA_MASK       (1<<2)
1096 #define M98090_MIXRCVR_LINEA_SHIFT      2
1097 #define M98090_MIXRCVR_LINEA_WIDTH      1
1098 #define M98090_MIXRCVR_DACR_MASK        (1<<1)
1099 #define M98090_MIXRCVR_DACR_SHIFT       1
1100 #define M98090_MIXRCVR_DACR_WIDTH       1
1101 #define M98090_MIXRCVR_DACL_MASK        (1<<0)
1102 #define M98090_MIXRCVR_DACL_SHIFT       0
1103 #define M98090_MIXRCVR_DACL_WIDTH       1
1104 #define M98090_MIXRCVR_MASK             (63<<0)
1105 #define M98090_MIXRCVR_SHIFT            0
1106 #define M98090_MIXRCVR_WIDTH            6
1107
1108 /*
1109  * M98090_REG_LOUTR_CONTROL
1110  */
1111 #define M98090_MIXRCVRG_MASK            (3<<0)
1112 #define M98090_MIXRCVRG_SHIFT           0
1113 #define M98090_MIXRCVRG_WIDTH           2
1114 #define M98090_MIXRCVRG_NUM             (1<<M98090_MIXRCVRG_WIDTH)
1115
1116 /*
1117  * M98090_REG_LOUTR_VOLUME
1118  */
1119 #define M98090_RCVRM_MASK               (1<<7)
1120 #define M98090_RCVRM_SHIFT              7
1121 #define M98090_RCVRM_WIDTH              1
1122 #define M98090_RCVRVOL_MASK             (31<<0)
1123 #define M98090_RCVRVOL_SHIFT            0
1124 #define M98090_RCVRVOL_WIDTH            5
1125 #define M98090_RCVRVOL_NUM              (1<<M98090_RCVRVOL_WIDTH)
1126
1127 /*
1128  * M98090_REG_JACK_DETECT
1129  */
1130 #define M98090_JDETEN_MASK              (1<<7)
1131 #define M98090_JDETEN_SHIFT             7
1132 #define M98090_JDETEN_WIDTH             1
1133 #define M98090_JDWK_MASK                (1<<6)
1134 #define M98090_JDWK_SHIFT               6
1135 #define M98090_JDWK_WIDTH               1
1136 #define M98090_JDEB_MASK                (3<<0)
1137 #define M98090_JDEB_SHIFT               0
1138 #define M98090_JDEB_WIDTH               2
1139 #define M98090_JDEB_25MS                (0<<0)
1140 #define M98090_JDEB_50MS                (1<<0)
1141 #define M98090_JDEB_100MS               (2<<0)
1142 #define M98090_JDEB_200MS               (3<<0)
1143
1144 /*
1145  * M98090_REG_INPUT_ENABLE
1146  */
1147 #define M98090_MBEN_MASK                (1<<4)
1148 #define M98090_MBEN_SHIFT               4
1149 #define M98090_MBEN_WIDTH               1
1150 #define M98090_LINEAEN_MASK             (1<<3)
1151 #define M98090_LINEAEN_SHIFT            3
1152 #define M98090_LINEAEN_WIDTH            1
1153 #define M98090_LINEBEN_MASK             (1<<2)
1154 #define M98090_LINEBEN_SHIFT            2
1155 #define M98090_LINEBEN_WIDTH            1
1156 #define M98090_ADREN_MASK               (1<<1)
1157 #define M98090_ADREN_SHIFT              1
1158 #define M98090_ADREN_WIDTH              1
1159 #define M98090_ADLEN_MASK               (1<<0)
1160 #define M98090_ADLEN_SHIFT              0
1161 #define M98090_ADLEN_WIDTH              1
1162
1163 /*
1164  * M98090_REG_OUTPUT_ENABLE
1165  */
1166 #define M98090_HPREN_MASK               (1<<7)
1167 #define M98090_HPREN_SHIFT              7
1168 #define M98090_HPREN_WIDTH              1
1169 #define M98090_HPLEN_MASK               (1<<6)
1170 #define M98090_HPLEN_SHIFT              6
1171 #define M98090_HPLEN_WIDTH              1
1172 #define M98090_SPREN_MASK               (1<<5)
1173 #define M98090_SPREN_SHIFT              5
1174 #define M98090_SPREN_WIDTH              1
1175 #define M98090_SPLEN_MASK               (1<<4)
1176 #define M98090_SPLEN_SHIFT              4
1177 #define M98090_SPLEN_WIDTH              1
1178 #define M98090_RCVLEN_MASK              (1<<3)
1179 #define M98090_RCVLEN_SHIFT             3
1180 #define M98090_RCVLEN_WIDTH             1
1181 #define M98090_RCVREN_MASK              (1<<2)
1182 #define M98090_RCVREN_SHIFT             2
1183 #define M98090_RCVREN_WIDTH             1
1184 #define M98090_DAREN_MASK               (1<<1)
1185 #define M98090_DAREN_SHIFT              1
1186 #define M98090_DAREN_WIDTH              1
1187 #define M98090_DALEN_MASK               (1<<0)
1188 #define M98090_DALEN_SHIFT              0
1189 #define M98090_DALEN_WIDTH              1
1190
1191 /*
1192  * M98090_REG_LEVEL_CONTROL
1193  */
1194 #define M98090_ZDENN_MASK               (1<<2)
1195 #define M98090_ZDENN_SHIFT              2
1196 #define M98090_ZDENN_WIDTH              1
1197 #define M98090_ZDENN_NUM                (1<<M98090_ZDENN_WIDTH)
1198 #define M98090_VS2ENN_MASK              (1<<1)
1199 #define M98090_VS2ENN_SHIFT             1
1200 #define M98090_VS2ENN_WIDTH             1
1201 #define M98090_VS2ENN_NUM               (1<<M98090_VS2ENN_WIDTH)
1202 #define M98090_VSENN_MASK               (1<<0)
1203 #define M98090_VSENN_SHIFT              0
1204 #define M98090_VSENN_WIDTH              1
1205 #define M98090_VSENN_NUM                (1<<M98090_VSENN_WIDTH)
1206
1207 /*
1208  * M98090_REG_DSP_FILTER_ENABLE
1209  */
1210 #define M98090_DMIC34BQEN_MASK          (1<<4)
1211 #define M98090_DMIC34BQEN_SHIFT         4
1212 #define M98090_DMIC34BQEN_WIDTH         1
1213 #define M98090_DMIC34BQEN_NUM           (1<<M98090_DMIC34BQEN_WIDTH)
1214 #define M98090_ADCBQEN_MASK             (1<<3)
1215 #define M98090_ADCBQEN_SHIFT            3
1216 #define M98090_ADCBQEN_WIDTH            1
1217 #define M98090_ADCBQEN_NUM              (1<<M98090_ADCBQEN_WIDTH)
1218 #define M98090_EQ3BANDEN_MASK           (1<<2)
1219 #define M98090_EQ3BANDEN_SHIFT          2
1220 #define M98090_EQ3BANDEN_WIDTH          1
1221 #define M98090_EQ3BANDEN_NUM            (1<<M98090_EQ3BANDEN_WIDTH)
1222 #define M98090_EQ5BANDEN_MASK           (1<<1)
1223 #define M98090_EQ5BANDEN_SHIFT          1
1224 #define M98090_EQ5BANDEN_WIDTH          1
1225 #define M98090_EQ5BANDEN_NUM            (1<<M98090_EQ5BANDEN_WIDTH)
1226 #define M98090_EQ7BANDEN_MASK           (1<<0)
1227 #define M98090_EQ7BANDEN_SHIFT          0
1228 #define M98090_EQ7BANDEN_WIDTH          1
1229 #define M98090_EQ7BANDEN_NUM            (1<<M98090_EQ7BANDEN_WIDTH)
1230
1231 /*
1232  * M98090_REG_BIAS_CONTROL
1233  */
1234 #define M98090_VCM_MODE_MASK            (1<<0)
1235 #define M98090_VCM_MODE_SHIFT           0
1236 #define M98090_VCM_MODE_WIDTH           1
1237 #define M98090_VCM_MODE_NUM             (1<<M98090_VCM_MODE_WIDTH)
1238
1239 /*
1240  * M98090_REG_DAC_CONTROL
1241  */
1242 #define M98090_PERFMODE_MASK            (1<<1)
1243 #define M98090_PERFMODE_SHIFT           1
1244 #define M98090_PERFMODE_WIDTH           1
1245 #define M98090_PERFMODE_NUM             (1<<M98090_PERFMODE_WIDTH)
1246 #define M98090_DACHP_MASK               (1<<0)
1247 #define M98090_DACHP_SHIFT              0
1248 #define M98090_DACHP_WIDTH              1
1249 #define M98090_DACHP_NUM                (1<<M98090_DACHP_WIDTH)
1250
1251 /*
1252  * M98090_REG_ADC_CONTROL
1253  */
1254 #define M98090_OSR128_MASK              (1<<2)
1255 #define M98090_OSR128_SHIFT             2
1256 #define M98090_OSR128_WIDTH             1
1257 #define M98090_ADCDITHER_MASK           (1<<1)
1258 #define M98090_ADCDITHER_SHIFT          1
1259 #define M98090_ADCDITHER_WIDTH          1
1260 #define M98090_ADCDITHER_NUM            (1<<M98090_ADCDITHER_WIDTH)
1261 #define M98090_ADCHP_MASK               (1<<0)
1262 #define M98090_ADCHP_SHIFT              0
1263 #define M98090_ADCHP_WIDTH              1
1264 #define M98090_ADCHP_NUM                (1<<M98090_ADCHP_WIDTH)
1265
1266 /*
1267  * M98090_REG_DEVICE_SHUTDOWN
1268  */
1269 #define M98090_SHDNN_MASK               (1<<7)
1270 #define M98090_SHDNN_SHIFT              7
1271 #define M98090_SHDNN_WIDTH              1
1272
1273 /*
1274  * M98090_REG_EQUALIZER_BASE
1275  */
1276 #define M98090_B0_1_HI_MASK             (255<<0)
1277 #define M98090_B0_1_HI_SHIFT            0
1278 #define M98090_B0_1_HI_WIDTH            8
1279 #define M98090_B0_1_MID_MASK            (255<<0)
1280 #define M98090_B0_1_MID_SHIFT           0
1281 #define M98090_B0_1_MID_WIDTH           8
1282 #define M98090_B0_1_LO_MASK             (255<<0)
1283 #define M98090_B0_1_LO_SHIFT            0
1284 #define M98090_B0_1_LO_WIDTH            8
1285 #define M98090_B1_1_HI_MASK             (255<<0)
1286 #define M98090_B1_1_HI_SHIFT            0
1287 #define M98090_B1_1_HI_WIDTH            8
1288 #define M98090_B1_1_MID_MASK            (255<<0)
1289 #define M98090_B1_1_MID_SHIFT           0
1290 #define M98090_B1_1_MID_WIDTH           8
1291 #define M98090_B1_1_LO_MASK             (255<<0)
1292 #define M98090_B1_1_LO_SHIFT            0
1293 #define M98090_B1_1_LO_WIDTH            8
1294 #define M98090_B2_1_HI_MASK             (255<<0)
1295 #define M98090_B2_1_HI_SHIFT            0
1296 #define M98090_B2_1_HI_WIDTH            8
1297 #define M98090_B2_1_MID_MASK            (255<<0)
1298 #define M98090_B2_1_MID_SHIFT           0
1299 #define M98090_B2_1_MID_WIDTH           8
1300 #define M98090_B2_1_LO_MASK             (255<<0)
1301 #define M98090_B2_1_LO_SHIFT            0
1302 #define M98090_B2_1_LO_WIDTH            8
1303 #define M98090_A1_1_HI_MASK             (255<<0)
1304 #define M98090_A1_1_HI_SHIFT            0
1305 #define M98090_A1_1_HI_WIDTH            8
1306 #define M98090_A1_1_MID_MASK            (255<<0)
1307 #define M98090_A1_1_MID_SHIFT           0
1308 #define M98090_A1_1_MID_WIDTH           8
1309 #define M98090_A1_1_LO_MASK             (255<<0)
1310 #define M98090_A1_1_LO_SHIFT            0
1311 #define M98090_A1_1_LO_WIDTH            8
1312 #define M98090_A2_1_HI_MASK             (255<<0)
1313 #define M98090_A2_1_HI_SHIFT            0
1314 #define M98090_A2_1_HI_WIDTH            8
1315 #define M98090_A2_1_MID_MASK            (255<<0)
1316 #define M98090_A2_1_MID_SHIFT           0
1317 #define M98090_A2_1_MID_WIDTH           8
1318 #define M98090_A2_1_LO_MASK             (255<<0)
1319 #define M98090_A2_1_LO_SHIFT            0
1320 #define M98090_A2_1_LO_WIDTH            8
1321
1322 #define M98090_COEFS_PER_BAND           5
1323 #define M98090_COEFS_BLK_SZ             (M98090_COEFS_PER_BAND * 3)
1324 #define M98090_COEFS_MAX_SZ             (M98090_COEFS_BLK_SZ * 7)
1325
1326 /*
1327  * M98090_REG_RECORD_BIQUAD_BASE
1328  */
1329 #define M98090_REC_B0_HI_MASK           (255<<0)
1330 #define M98090_REC_B0_HI_SHIFT          0
1331 #define M98090_REC_B0_HI_WIDTH          8
1332 #define M98090_REC_B0_MID_MASK          (255<<0)
1333 #define M98090_REC_B0_MID_SHIFT         0
1334 #define M98090_REC_B0_MID_WIDTH         8
1335 #define M98090_REC_B0_LO_MASK           (255<<0)
1336 #define M98090_REC_B0_LO_SHIFT          0
1337 #define M98090_REC_B0_LO_WIDTH          8
1338 #define M98090_REC_B1_HI_MASK           (255<<0)
1339 #define M98090_REC_B1_HI_SHIFT          0
1340 #define M98090_REC_B1_HI_WIDTH          8
1341 #define M98090_REC_B1_MID_MASK          (255<<0)
1342 #define M98090_REC_B1_MID_SHIFT         0
1343 #define M98090_REC_B1_MID_WIDTH         8
1344 #define M98090_REC_B1_LO_MASK           (255<<0)
1345 #define M98090_REC_B1_LO_SHIFT          0
1346 #define M98090_REC_B1_LO_WIDTH          8
1347 #define M98090_REC_B2_HI_MASK           (255<<0)
1348 #define M98090_REC_B2_HI_SHIFT          0
1349 #define M98090_REC_B2_HI_WIDTH          8
1350 #define M98090_REC_B2_MID_MASK          (255<<0)
1351 #define M98090_REC_B2_MID_SHIFT         0
1352 #define M98090_REC_B2_MID_WIDTH         8
1353 #define M98090_REC_B2_LO_MASK           (255<<0)
1354 #define M98090_REC_B2_LO_SHIFT          0
1355 #define M98090_REC_B2_LO_WIDTH          8
1356 #define M98090_REC_A1_HI_MASK           (255<<0)
1357 #define M98090_REC_A1_HI_SHIFT          0
1358 #define M98090_REC_A1_HI_WIDTH          8
1359 #define M98090_REC_A1_MID_MASK          (255<<0)
1360 #define M98090_REC_A1_MID_SHIFT         0
1361 #define M98090_REC_A1_MID_WIDTH         8
1362 #define M98090_REC_A1_LO_MASK           (255<<0)
1363 #define M98090_REC_A1_LO_SHIFT          0
1364 #define M98090_REC_A1_LO_WIDTH          8
1365 #define M98090_REC_A2_HI_MASK           (255<<0)
1366 #define M98090_REC_A2_HI_SHIFT          0
1367 #define M98090_REC_A2_HI_WIDTH          8
1368 #define M98090_REC_A2_MID_MASK          (255<<0)
1369 #define M98090_REC_A2_MID_SHIFT         0
1370 #define M98090_REC_A2_MID_WIDTH         8
1371 #define M98090_REC_A2_LO_MASK           (255<<0)
1372 #define M98090_REC_A2_LO_SHIFT          0
1373 #define M98090_REC_A2_LO_WIDTH          8
1374
1375 /*
1376  * M98090_REG_DMIC3_VOLUME
1377  */
1378 #define M98090_DMIC_AV3G_MASK           (7<<4)
1379 #define M98090_DMIC_AV3G_SHIFT          4
1380 #define M98090_DMIC_AV3G_WIDTH          3
1381 #define M98090_DMIC_AV3G_NUM            (1<<M98090_DMIC_AV3G_WIDTH)
1382 #define M98090_DMIC_AV3_MASK            (15<<0)
1383 #define M98090_DMIC_AV3_SHIFT           0
1384 #define M98090_DMIC_AV3_WIDTH           4
1385 #define M98090_DMIC_AV3_NUM             (1<<M98090_DMIC_AV3_WIDTH)
1386
1387 /*
1388  * M98090_REG_DMIC4_VOLUME
1389  */
1390 #define M98090_DMIC_AV4G_MASK           (7<<4)
1391 #define M98090_DMIC_AV4G_SHIFT          4
1392 #define M98090_DMIC_AV4G_WIDTH          3
1393 #define M98090_DMIC_AV4G_NUM            (1<<M98090_DMIC_AV4G_WIDTH)
1394 #define M98090_DMIC_AV4_MASK            (15<<0)
1395 #define M98090_DMIC_AV4_SHIFT           0
1396 #define M98090_DMIC_AV4_WIDTH           4
1397 #define M98090_DMIC_AV4_NUM             (1<<M98090_DMIC_AV4_WIDTH)
1398
1399 /*
1400  * M98090_REG_DMIC34_BQ_PREATTEN
1401  */
1402 #define M98090_AV34BQ_MASK              (15<<0)
1403 #define M98090_AV34BQ_SHIFT             0
1404 #define M98090_AV34BQ_WIDTH             4
1405 #define M98090_AV34BQ_NUM               (1<<M98090_AV34BQ_WIDTH)
1406
1407 /*
1408  * M98090_REG_RECORD_TDM_SLOT
1409  */
1410 #define M98090_TDM_SLOTADCL_MASK        (3<<6)
1411 #define M98090_TDM_SLOTADCL_SHIFT       6
1412 #define M98090_TDM_SLOTADCL_WIDTH       2
1413 #define M98090_TDM_SLOTADCL_NUM         (1<<M98090_TDM_SLOTADCL_WIDTH)
1414 #define M98090_TDM_SLOTADCR_MASK        (3<<4)
1415 #define M98090_TDM_SLOTADCR_SHIFT       4
1416 #define M98090_TDM_SLOTADCR_WIDTH       2
1417 #define M98090_TDM_SLOTADCR_NUM         (1<<M98090_TDM_SLOTADCR_WIDTH)
1418 #define M98090_TDM_SLOTDMIC3_MASK       (3<<2)
1419 #define M98090_TDM_SLOTDMIC3_SHIFT      2
1420 #define M98090_TDM_SLOTDMIC3_WIDTH      2
1421 #define M98090_TDM_SLOTDMIC3_NUM        (1<<M98090_TDM_SLOTDMIC3_WIDTH)
1422 #define M98090_TDM_SLOTDMIC4_MASK       (3<<0)
1423 #define M98090_TDM_SLOTDMIC4_SHIFT      0
1424 #define M98090_TDM_SLOTDMIC4_WIDTH      2
1425 #define M98090_TDM_SLOTDMIC4_NUM        (1<<M98090_TDM_SLOTDMIC4_WIDTH)
1426
1427 /*
1428  * M98090_REG_SAMPLE_RATE
1429  */
1430 #define M98090_DMIC34_ZEROPAD_MASK      (1<<4)
1431 #define M98090_DMIC34_ZEROPAD_SHIFT     4
1432 #define M98090_DMIC34_ZEROPAD_WIDTH     1
1433 #define M98090_DMIC34_ZEROPAD_NUM       (1<<M98090_DIGMIC4_WIDTH)
1434 #define M98090_DMIC34_SRDIV_MASK        (7<<0)
1435 #define M98090_DMIC34_SRDIV_SHIFT       0
1436 #define M98090_DMIC34_SRDIV_WIDTH       3
1437
1438 /*
1439  * M98090_REG_DMIC34_BIQUAD_BASE
1440  */
1441 #define M98090_DMIC34_B0_HI_MASK        (255<<0)
1442 #define M98090_DMIC34_B0_HI_SHIFT       0
1443 #define M98090_DMIC34_B0_HI_WIDTH       8
1444 #define M98090_DMIC34_B0_MID_MASK       (255<<0)
1445 #define M98090_DMIC34_B0_MID_SHIFT      0
1446 #define M98090_DMIC34_B0_MID_WIDTH      8
1447 #define M98090_DMIC34_B0_LO_MASK        (255<<0)
1448 #define M98090_DMIC34_B0_LO_SHIFT       0
1449 #define M98090_DMIC34_B0_LO_WIDTH       8
1450 #define M98090_DMIC34_B1_HI_MASK        (255<<0)
1451 #define M98090_DMIC34_B1_HI_SHIFT       0
1452 #define M98090_DMIC34_B1_HI_WIDTH       8
1453 #define M98090_DMIC34_B1_MID_MASK       (255<<0)
1454 #define M98090_DMIC34_B1_MID_SHIFT      0
1455 #define M98090_DMIC34_B1_MID_WIDTH      8
1456 #define M98090_DMIC34_B1_LO_MASK        (255<<0)
1457 #define M98090_DMIC34_B1_LO_SHIFT       0
1458 #define M98090_DMIC34_B1_LO_WIDTH       8
1459 #define M98090_DMIC34_B2_HI_MASK        (255<<0)
1460 #define M98090_DMIC34_B2_HI_SHIFT       0
1461 #define M98090_DMIC34_B2_HI_WIDTH       8
1462 #define M98090_DMIC34_B2_MID_MASK       (255<<0)
1463 #define M98090_DMIC34_B2_MID_SHIFT      0
1464 #define M98090_DMIC34_B2_MID_WIDTH      8
1465 #define M98090_DMIC34_B2_LO_MASK        (255<<0)
1466 #define M98090_DMIC34_B2_LO_SHIFT       0
1467 #define M98090_DMIC34_B2_LO_WIDTH       8
1468 #define M98090_DMIC34_A1_HI_MASK        (255<<0)
1469 #define M98090_DMIC34_A1_HI_SHIFT       0
1470 #define M98090_DMIC34_A1_HI_WIDTH       8
1471 #define M98090_DMIC34_A1_MID_MASK       (255<<0)
1472 #define M98090_DMIC34_A1_MID_SHIFT      0
1473 #define M98090_DMIC34_A1_MID_WIDTH      8
1474 #define M98090_DMIC34_A1_LO_MASK        (255<<0)
1475 #define M98090_DMIC34_A1_LO_SHIFT       0
1476 #define M98090_DMIC34_A1_LO_WIDTH       8
1477 #define M98090_DMIC34_A2_HI_MASK        (255<<0)
1478 #define M98090_DMIC34_A2_HI_SHIFT       0
1479 #define M98090_DMIC34_A2_HI_WIDTH       8
1480 #define M98090_DMIC34_A2_MID_MASK       (255<<0)
1481 #define M98090_DMIC34_A2_MID_SHIFT      0
1482 #define M98090_DMIC34_A2_MID_WIDTH      8
1483 #define M98090_DMIC34_A2_LO_MASK        (255<<0)
1484 #define M98090_DMIC34_A2_LO_SHIFT       0
1485 #define M98090_DMIC34_A2_LO_WIDTH       8
1486
1487 #define M98090_JACK_STATE_NO_HEADSET    0
1488 #define M98090_JACK_STATE_NO_HEADSET_2  1
1489 #define M98090_JACK_STATE_HEADPHONE     2
1490 #define M98090_JACK_STATE_HEADSET       3
1491
1492 /*
1493  * M98090_REG_REVISION_ID
1494  */
1495 #define M98090_REVID_MASK               (255<<0)
1496 #define M98090_REVID_SHIFT              0
1497 #define M98090_REVID_WIDTH              8
1498 #define M98090_REVID_NUM                (1<<M98090_REVID_WIDTH)
1499
1500 /* Silicon revision number */
1501 #define M98090_REVA                     0x40
1502 #define M98091_REVA                     0x50
1503
1504 enum max98090_type {
1505         MAX98090,
1506         MAX98091,
1507 };
1508
1509 struct max98090_cdata {
1510         unsigned int rate;
1511         unsigned int fmt;
1512 };
1513
1514 struct max98090_priv {
1515         struct regmap *regmap;
1516         struct snd_soc_codec *codec;
1517         enum max98090_type devtype;
1518         struct max98090_pdata *pdata;
1519         struct clk *mclk;
1520         unsigned int sysclk;
1521         unsigned int bclk;
1522         unsigned int lrclk;
1523         struct max98090_cdata dai[1];
1524         int jack_state;
1525         struct delayed_work jack_work;
1526         struct delayed_work pll_det_enable_work;
1527         struct work_struct pll_det_disable_work;
1528         struct work_struct pll_work;
1529         struct snd_soc_jack *jack;
1530         unsigned int dai_fmt;
1531         int tdm_slots;
1532         int tdm_width;
1533         u8 lin_state;
1534         unsigned int pa1en;
1535         unsigned int pa2en;
1536         unsigned int sidetone;
1537         bool master;
1538 };
1539
1540 int max98090_mic_detect(struct snd_soc_codec *codec,
1541         struct snd_soc_jack *jack);
1542
1543 #endif