drivers/usb/dwc2/hcd.h

   1 /*
   2  * hcd.h - DesignWare HS OTG Controller host-mode declarations
   3  *
   4  * Copyright (C) 2004-2013 Synopsys, Inc.
   5  *
   6  * Redistribution and use in source and binary forms, with or without
   7  * modification, are permitted provided that the following conditions
   8  * are met:
   9  * 1. Redistributions of source code must retain the above copyright
  10  *    notice, this list of conditions, and the following disclaimer,
  11  *    without modification.
  12  * 2. Redistributions in binary form must reproduce the above copyright
  13  *    notice, this list of conditions and the following disclaimer in the
  14  *    documentation and/or other materials provided with the distribution.
  15  * 3. The names of the above-listed copyright holders may not be used
  16  *    to endorse or promote products derived from this software without
  17  *    specific prior written permission.
  18  *
  19  * ALTERNATIVELY, this software may be distributed under the terms of the
  20  * GNU General Public License ("GPL") as published by the Free Software
  21  * Foundation; either version 2 of the License, or (at your option) any
  22  * later version.
  23  *
  24  * THIS SOFTWARE IS PROVIDED BY THE COPYRIGHT HOLDERS AND CONTRIBUTORS "AS
  25  * IS" AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO,
  26  * THE IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR
  27  * PURPOSE ARE DISCLAIMED. IN NO EVENT SHALL THE COPYRIGHT OWNER OR
  28  * CONTRIBUTORS BE LIABLE FOR ANY DIRECT, INDIRECT, INCIDENTAL, SPECIAL,
  29  * EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT LIMITED TO,
  30  * PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA, OR
  31  * PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF
  32  * LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING
  33  * NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS
  34  * SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
  35  */
  36 #ifndef __DWC2_HCD_H__
  37 #define __DWC2_HCD_H__
  38
  39 /*
  40  * This file contains the structures, constants, and interfaces for the
  41  * Host Contoller Driver (HCD)
  42  *
  43  * The Host Controller Driver (HCD) is responsible for translating requests
  44  * from the USB Driver into the appropriate actions on the DWC_otg controller.
  45  * It isolates the USBD from the specifics of the controller by providing an
  46  * API to the USBD.
  47  */
  48
  49 struct dwc2_qh;
  50
  51 /**
  52  * struct dwc2_host_chan - Software host channel descriptor
  53  *
  54  * @hc_num:             Host channel number, used for register address lookup
  55  * @dev_addr:           Address of the device
  56  * @ep_num:             Endpoint of the device
  57  * @ep_is_in:           Endpoint direction
  58  * @speed:              Device speed. One of the following values:
  59  *                       - USB_SPEED_LOW
  60  *                       - USB_SPEED_FULL
  61  *                       - USB_SPEED_HIGH
  62  * @ep_type:            Endpoint type. One of the following values:
  63  *                       - USB_ENDPOINT_XFER_CONTROL: 0
  64  *                       - USB_ENDPOINT_XFER_ISOC:    1
  65  *                       - USB_ENDPOINT_XFER_BULK:    2
  66  *                       - USB_ENDPOINT_XFER_INTR:    3
  67  * @max_packet:         Max packet size in bytes
  68  * @data_pid_start:     PID for initial transaction.
  69  *                       0: DATA0
  70  *                       1: DATA2
  71  *                       2: DATA1
  72  *                       3: MDATA (non-Control EP),
  73  *                          SETUP (Control EP)
  74  * @multi_count:        Number of additional periodic transactions per
  75  *                      (micro)frame
  76  * @xfer_buf:           Pointer to current transfer buffer position
  77  * @xfer_dma:           DMA address of xfer_buf
  78  * @align_buf:          In Buffer DMA mode this will be used if xfer_buf is not
  79  *                      DWORD aligned
  80  * @xfer_len:           Total number of bytes to transfer
  81  * @xfer_count:         Number of bytes transferred so far
  82  * @start_pkt_count:    Packet count at start of transfer
  83  * @xfer_started:       True if the transfer has been started
  84  * @ping:               True if a PING request should be issued on this channel
  85  * @error_state:        True if the error count for this transaction is non-zero
  86  * @halt_on_queue:      True if this channel should be halted the next time a
  87  *                      request is queued for the channel. This is necessary in
  88  *                      slave mode if no request queue space is available when
  89  *                      an attempt is made to halt the channel.
  90  * @halt_pending:       True if the host channel has been halted, but the core
  91  *                      is not finished flushing queued requests
  92  * @do_split:           Enable split for the channel
  93  * @complete_split:     Enable complete split
  94  * @hub_addr:           Address of high speed hub for the split
  95  * @hub_port:           Port of the low/full speed device for the split
  96  * @xact_pos:           Split transaction position. One of the following values:
  97  *                       - DWC2_HCSPLT_XACTPOS_MID
  98  *                       - DWC2_HCSPLT_XACTPOS_BEGIN
  99  *                       - DWC2_HCSPLT_XACTPOS_END
 100  *                       - DWC2_HCSPLT_XACTPOS_ALL
 101  * @requests:           Number of requests issued for this channel since it was
 102  *                      assigned to the current transfer (not counting PINGs)
 103  * @schinfo:            Scheduling micro-frame bitmap
 104  * @ntd:                Number of transfer descriptors for the transfer
 105  * @halt_status:        Reason for halting the host channel
 106  * @hcint               Contents of the HCINT register when the interrupt came
 107  * @qh:                 QH for the transfer being processed by this channel
 108  * @hc_list_entry:      For linking to list of host channels
 109  * @desc_list_addr:     Current QH's descriptor list DMA address
 110  * @desc_list_sz:       Current QH's descriptor list size
 111  * @split_order_list_entry: List entry for keeping track of the order of splits
 112  *
 113  * This structure represents the state of a single host channel when acting in
 114  * host mode. It contains the data items needed to transfer packets to an
 115  * endpoint via a host channel.
 116  */
 117 struct dwc2_host_chan {
 118         u8 hc_num;
 119
 120         unsigned dev_addr:7;
 121         unsigned ep_num:4;
 122         unsigned ep_is_in:1;
 123         unsigned speed:4;
 124         unsigned ep_type:2;
 125         unsigned max_packet:11;
 126         unsigned data_pid_start:2;
 127 #define DWC2_HC_PID_DATA0       TSIZ_SC_MC_PID_DATA0
 128 #define DWC2_HC_PID_DATA2       TSIZ_SC_MC_PID_DATA2
 129 #define DWC2_HC_PID_DATA1       TSIZ_SC_MC_PID_DATA1
 130 #define DWC2_HC_PID_MDATA       TSIZ_SC_MC_PID_MDATA
 131 #define DWC2_HC_PID_SETUP       TSIZ_SC_MC_PID_SETUP
 132
 133         unsigned multi_count:2;
 134
 135         u8 *xfer_buf;
 136         dma_addr_t xfer_dma;
 137         dma_addr_t align_buf;
 138         u32 xfer_len;
 139         u32 xfer_count;
 140         u16 start_pkt_count;
 141         u8 xfer_started;
 142         u8 do_ping;
 143         u8 error_state;
 144         u8 halt_on_queue;
 145         u8 halt_pending;
 146         u8 do_split;
 147         u8 complete_split;
 148         u8 hub_addr;
 149         u8 hub_port;
 150         u8 xact_pos;
 151 #define DWC2_HCSPLT_XACTPOS_MID HCSPLT_XACTPOS_MID
 152 #define DWC2_HCSPLT_XACTPOS_END HCSPLT_XACTPOS_END
 153 #define DWC2_HCSPLT_XACTPOS_BEGIN HCSPLT_XACTPOS_BEGIN
 154 #define DWC2_HCSPLT_XACTPOS_ALL HCSPLT_XACTPOS_ALL
 155
 156         u8 requests;
 157         u8 schinfo;
 158         u16 ntd;
 159         enum dwc2_halt_status halt_status;
 160         u32 hcint;
 161         struct dwc2_qh *qh;
 162         struct list_head hc_list_entry;
 163         dma_addr_t desc_list_addr;
 164         u32 desc_list_sz;
 165         struct list_head split_order_list_entry;
 166 };
 167
 168 struct dwc2_hcd_pipe_info {
 169         u8 dev_addr;
 170         u8 ep_num;
 171         u8 pipe_type;
 172         u8 pipe_dir;
 173         u16 mps;
 174 };
 175
 176 struct dwc2_hcd_iso_packet_desc {
 177         u32 offset;
 178         u32 length;
 179         u32 actual_length;
 180         u32 status;
 181 };
 182
 183 struct dwc2_qtd;
 184
 185 struct dwc2_hcd_urb {
 186         void *priv;
 187         struct dwc2_qtd *qtd;
 188         void *buf;
 189         dma_addr_t dma;
 190         void *setup_packet;
 191         dma_addr_t setup_dma;
 192         u32 length;
 193         u32 actual_length;
 194         u32 status;
 195         u32 error_count;
 196         u32 packet_count;
 197         u32 flags;
 198         u16 interval;
 199         struct dwc2_hcd_pipe_info pipe_info;
 200         struct dwc2_hcd_iso_packet_desc iso_descs[0];
 201 };
 202
 203 /* Phases for control transfers */
 204 enum dwc2_control_phase {
 205         DWC2_CONTROL_SETUP,
 206         DWC2_CONTROL_DATA,
 207         DWC2_CONTROL_STATUS,
 208 };
 209
 210 /* Transaction types */
 211 enum dwc2_transaction_type {
 212         DWC2_TRANSACTION_NONE,
 213         DWC2_TRANSACTION_PERIODIC,
 214         DWC2_TRANSACTION_NON_PERIODIC,
 215         DWC2_TRANSACTION_ALL,
 216 };
 217
 218 /* The number of elements per LS bitmap (per port on multi_tt) */
 219 #define DWC2_ELEMENTS_PER_LS_BITMAP     DIV_ROUND_UP(DWC2_LS_SCHEDULE_SLICES, \
 220                                                      BITS_PER_LONG)
 221
 222 /**
 223  * struct dwc2_tt - dwc2 data associated with a usb_tt
 224  *
 225  * @refcount:           Number of Queue Heads (QHs) holding a reference.
 226  * @usb_tt:             Pointer back to the official usb_tt.
 227  * @periodic_bitmaps:   Bitmap for which parts of the 1ms frame are accounted
 228  *                      for already.  Each is DWC2_ELEMENTS_PER_LS_BITMAP
 229  *                      elements (so sizeof(long) times that in bytes).
 230  *
 231  * This structure is stored in the hcpriv of the official usb_tt.
 232  */
 233 struct dwc2_tt {
 234         int refcount;
 235         struct usb_tt *usb_tt;
 236         unsigned long periodic_bitmaps[];
 237 };
 238
 239 /**
 240  * struct dwc2_hs_transfer_time - Info about a transfer on the high speed bus.
 241  *
 242  * @start_schedule_usecs:  The start time on the main bus schedule.  Note that
 243  *                         the main bus schedule is tightly packed and this
 244  *                         time should be interpreted as tightly packed (so
 245  *                         uFrame 0 starts at 0 us, uFrame 1 starts at 100 us
 246  *                         instead of 125 us).
 247  * @duration_us:           How long this transfer goes.
 248  */
 249
 250 struct dwc2_hs_transfer_time {
 251         u32 start_schedule_us;
 252         u16 duration_us;
 253 };
 254
 255 /**
 256  * struct dwc2_qh - Software queue head structure
 257  *
 258  * @hsotg:              The HCD state structure for the DWC OTG controller
 259  * @ep_type:            Endpoint type. One of the following values:
 260  *                       - USB_ENDPOINT_XFER_CONTROL
 261  *                       - USB_ENDPOINT_XFER_BULK
 262  *                       - USB_ENDPOINT_XFER_INT
 263  *                       - USB_ENDPOINT_XFER_ISOC
 264  * @ep_is_in:           Endpoint direction
 265  * @maxp:               Value from wMaxPacketSize field of Endpoint Descriptor
 266  * @dev_speed:          Device speed. One of the following values:
 267  *                       - USB_SPEED_LOW
 268  *                       - USB_SPEED_FULL
 269  *                       - USB_SPEED_HIGH
 270  * @data_toggle:        Determines the PID of the next data packet for
 271  *                      non-controltransfers. Ignored for control transfers.
 272  *                      One of the following values:
 273  *                       - DWC2_HC_PID_DATA0
 274  *                       - DWC2_HC_PID_DATA1
 275  * @ping_state:         Ping state
 276  * @do_split:           Full/low speed endpoint on high-speed hub requires split
 277  * @td_first:           Index of first activated isochronous transfer descriptor
 278  * @td_last:            Index of last activated isochronous transfer descriptor
 279  * @host_us:            Bandwidth in microseconds per transfer as seen by host
 280  * @device_us:          Bandwidth in microseconds per transfer as seen by device
 281  * @host_interval:      Interval between transfers as seen by the host.  If
 282  *                      the host is high speed and the device is low speed this
 283  *                      will be 8 times device interval.
 284  * @device_interval:    Interval between transfers as seen by the device.
 285  *                      interval.
 286  * @next_active_frame:  (Micro)frame _before_ we next need to put something on
 287  *                      the bus.  We'll move the qh to active here.  If the
 288  *                      host is in high speed mode this will be a uframe.  If
 289  *                      the host is in low speed mode this will be a full frame.
 290  * @start_active_frame: If we are partway through a split transfer, this will be
 291  *                      what next_active_frame was when we started.  Otherwise
 292  *                      it should always be the same as next_active_frame.
 293  * @num_hs_transfers:   Number of transfers in hs_transfers.
 294  *                      Normally this is 1 but can be more than one for splits.
 295  *                      Always >= 1 unless the host is in low/full speed mode.
 296  * @hs_transfers:       Transfers that are scheduled as seen by the high speed
 297  *                      bus.  Not used if host is in low or full speed mode (but
 298  *                      note that it IS USED if the device is low or full speed
 299  *                      as long as the HOST is in high speed mode).
 300  * @ls_start_schedule_slice: Start time (in slices) on the low speed bus
 301  *                           schedule that's being used by this device.  This
 302  *                           will be on the periodic_bitmap in a
 303  *                           "struct dwc2_tt".  Not used if this device is high
 304  *                           speed.  Note that this is in "schedule slice" which
 305  *                           is tightly packed.
 306  * @ls_duration_us:     Duration on the low speed bus schedule.
 307  * @ntd:                Actual number of transfer descriptors in a list
 308  * @dw_align_buf:       Used instead of original buffer if its physical address
 309  *                      is not dword-aligned
 310  * @dw_align_buf_dma:   DMA address for dw_align_buf
 311  * @qtd_list:           List of QTDs for this QH
 312  * @channel:            Host channel currently processing transfers for this QH
 313  * @qh_list_entry:      Entry for QH in either the periodic or non-periodic
 314  *                      schedule
 315  * @desc_list:          List of transfer descriptors
 316  * @desc_list_dma:      Physical address of desc_list
 317  * @desc_list_sz:       Size of descriptors list
 318  * @n_bytes:            Xfer Bytes array. Each element corresponds to a transfer
 319  *                      descriptor and indicates original XferSize value for the
 320  *                      descriptor
 321  * @unreserve_timer:    Timer for releasing periodic reservation.
 322  * @dwc2_tt:            Pointer to our tt info (or NULL if no tt).
 323  * @ttport:             Port number within our tt.
 324  * @tt_buffer_dirty     True if clear_tt_buffer_complete is pending
 325  * @unreserve_pending:  True if we planned to unreserve but haven't yet.
 326  * @schedule_low_speed: True if we have a low/full speed component (either the
 327  *                      host is in low/full speed mode or do_split).
 328  *
 329  * A Queue Head (QH) holds the static characteristics of an endpoint and
 330  * maintains a list of transfers (QTDs) for that endpoint. A QH structure may
 331  * be entered in either the non-periodic or periodic schedule.
 332  */
 333 struct dwc2_qh {
 334         struct dwc2_hsotg *hsotg;
 335         u8 ep_type;
 336         u8 ep_is_in;
 337         u16 maxp;
 338         u8 dev_speed;
 339         u8 data_toggle;
 340         u8 ping_state;
 341         u8 do_split;
 342         u8 td_first;
 343         u8 td_last;
 344         u16 host_us;
 345         u16 device_us;
 346         u16 host_interval;
 347         u16 device_interval;
 348         u16 next_active_frame;
 349         u16 start_active_frame;
 350         s16 num_hs_transfers;
 351         struct dwc2_hs_transfer_time hs_transfers[DWC2_HS_SCHEDULE_UFRAMES];
 352         u32 ls_start_schedule_slice;
 353         u16 ntd;
 354         u8 *dw_align_buf;
 355         dma_addr_t dw_align_buf_dma;
 356         struct list_head qtd_list;
 357         struct dwc2_host_chan *channel;
 358         struct list_head qh_list_entry;
 359         struct dwc2_dma_desc *desc_list;
 360         dma_addr_t desc_list_dma;
 361         u32 desc_list_sz;
 362         u32 *n_bytes;
 363         struct timer_list unreserve_timer;
 364         struct dwc2_tt *dwc_tt;
 365         int ttport;
 366         unsigned tt_buffer_dirty:1;
 367         unsigned unreserve_pending:1;
 368         unsigned schedule_low_speed:1;
 369 };
 370
 371 /**
 372  * struct dwc2_qtd - Software queue transfer descriptor (QTD)
 373  *
 374  * @control_phase:      Current phase for control transfers (Setup, Data, or
 375  *                      Status)
 376  * @in_process:         Indicates if this QTD is currently processed by HW
 377  * @data_toggle:        Determines the PID of the next data packet for the
 378  *                      data phase of control transfers. Ignored for other
 379  *                      transfer types. One of the following values:
 380  *                       - DWC2_HC_PID_DATA0
 381  *                       - DWC2_HC_PID_DATA1
 382  * @complete_split:     Keeps track of the current split type for FS/LS
 383  *                      endpoints on a HS Hub
 384  * @isoc_split_pos:     Position of the ISOC split in full/low speed
 385  * @isoc_frame_index:   Index of the next frame descriptor for an isochronous
 386  *                      transfer. A frame descriptor describes the buffer
 387  *                      position and length of the data to be transferred in the
 388  *                      next scheduled (micro)frame of an isochronous transfer.
 389  *                      It also holds status for that transaction. The frame
 390  *                      index starts at 0.
 391  * @isoc_split_offset:  Position of the ISOC split in the buffer for the
 392  *                      current frame
 393  * @ssplit_out_xfer_count: How many bytes transferred during SSPLIT OUT
 394  * @error_count:        Holds the number of bus errors that have occurred for
 395  *                      a transaction within this transfer
 396  * @n_desc:             Number of DMA descriptors for this QTD
 397  * @isoc_frame_index_last: Last activated frame (packet) index, used in
 398  *                      descriptor DMA mode only
 399  * @urb:                URB for this transfer
 400  * @qh:                 Queue head for this QTD
 401  * @qtd_list_entry:     For linking to the QH's list of QTDs
 402  *
 403  * A Queue Transfer Descriptor (QTD) holds the state of a bulk, control,
 404  * interrupt, or isochronous transfer. A single QTD is created for each URB
 405  * (of one of these types) submitted to the HCD. The transfer associated with
 406  * a QTD may require one or multiple transactions.
 407  *
 408  * A QTD is linked to a Queue Head, which is entered in either the
 409  * non-periodic or periodic schedule for execution. When a QTD is chosen for
 410  * execution, some or all of its transactions may be executed. After
 411  * execution, the state of the QTD is updated. The QTD may be retired if all
 412  * its transactions are complete or if an error occurred. Otherwise, it
 413  * remains in the schedule so more transactions can be executed later.
 414  */
 415 struct dwc2_qtd {
 416         enum dwc2_control_phase control_phase;
 417         u8 in_process;
 418         u8 data_toggle;
 419         u8 complete_split;
 420         u8 isoc_split_pos;
 421         u16 isoc_frame_index;
 422         u16 isoc_split_offset;
 423         u16 isoc_td_last;
 424         u16 isoc_td_first;
 425         u32 ssplit_out_xfer_count;
 426         u8 error_count;
 427         u8 n_desc;
 428         u16 isoc_frame_index_last;
 429         struct dwc2_hcd_urb *urb;
 430         struct dwc2_qh *qh;
 431         struct list_head qtd_list_entry;
 432 };
 433
 434 #ifdef DEBUG
 435 struct hc_xfer_info {
 436         struct dwc2_hsotg *hsotg;
 437         struct dwc2_host_chan *chan;
 438 };
 439 #endif
 440
 441 u32 dwc2_calc_frame_interval(struct dwc2_hsotg *hsotg);
 442
 443 /* Gets the struct usb_hcd that contains a struct dwc2_hsotg */
 444 static inline struct usb_hcd *dwc2_hsotg_to_hcd(struct dwc2_hsotg *hsotg)
 445 {
 446         return (struct usb_hcd *)hsotg->priv;
 447 }
 448
 449 /*
 450  * Inline used to disable one channel interrupt. Channel interrupts are
 451  * disabled when the channel is halted or released by the interrupt handler.
 452  * There is no need to handle further interrupts of that type until the
 453  * channel is re-assigned. In fact, subsequent handling may cause crashes
 454  * because the channel structures are cleaned up when the channel is released.
 455  */
 456 static inline void disable_hc_int(struct dwc2_hsotg *hsotg, int chnum, u32 intr)
 457 {
 458         u32 mask = dwc2_readl(hsotg->regs + HCINTMSK(chnum));
 459
 460         mask &= ~intr;
 461         dwc2_writel(mask, hsotg->regs + HCINTMSK(chnum));
 462 }
 463
 464 void dwc2_hc_cleanup(struct dwc2_hsotg *hsotg, struct dwc2_host_chan *chan);
 465 void dwc2_hc_halt(struct dwc2_hsotg *hsotg, struct dwc2_host_chan *chan,
 466                   enum dwc2_halt_status halt_status);
 467 void dwc2_hc_start_transfer_ddma(struct dwc2_hsotg *hsotg,
 468                                  struct dwc2_host_chan *chan);
 469
 470 /*
 471  * Reads HPRT0 in preparation to modify. It keeps the WC bits 0 so that if they
 472  * are read as 1, they won't clear when written back.
 473  */
 474 static inline u32 dwc2_read_hprt0(struct dwc2_hsotg *hsotg)
 475 {
 476         u32 hprt0 = dwc2_readl(hsotg->regs + HPRT0);
 477
 478         hprt0 &= ~(HPRT0_ENA | HPRT0_CONNDET | HPRT0_ENACHG | HPRT0_OVRCURRCHG);
 479         return hprt0;
 480 }
 481
 482 static inline u8 dwc2_hcd_get_ep_num(struct dwc2_hcd_pipe_info *pipe)
 483 {
 484         return pipe->ep_num;
 485 }
 486
 487 static inline u8 dwc2_hcd_get_pipe_type(struct dwc2_hcd_pipe_info *pipe)
 488 {
 489         return pipe->pipe_type;
 490 }
 491
 492 static inline u16 dwc2_hcd_get_mps(struct dwc2_hcd_pipe_info *pipe)
 493 {
 494         return pipe->mps;
 495 }
 496
 497 static inline u8 dwc2_hcd_get_dev_addr(struct dwc2_hcd_pipe_info *pipe)
 498 {
 499         return pipe->dev_addr;
 500 }
 501
 502 static inline u8 dwc2_hcd_is_pipe_isoc(struct dwc2_hcd_pipe_info *pipe)
 503 {
 504         return pipe->pipe_type == USB_ENDPOINT_XFER_ISOC;
 505 }
 506
 507 static inline u8 dwc2_hcd_is_pipe_int(struct dwc2_hcd_pipe_info *pipe)
 508 {
 509         return pipe->pipe_type == USB_ENDPOINT_XFER_INT;
 510 }
 511
 512 static inline u8 dwc2_hcd_is_pipe_bulk(struct dwc2_hcd_pipe_info *pipe)
 513 {
 514         return pipe->pipe_type == USB_ENDPOINT_XFER_BULK;
 515 }
 516
 517 static inline u8 dwc2_hcd_is_pipe_control(struct dwc2_hcd_pipe_info *pipe)
 518 {
 519         return pipe->pipe_type == USB_ENDPOINT_XFER_CONTROL;
 520 }
 521
 522 static inline u8 dwc2_hcd_is_pipe_in(struct dwc2_hcd_pipe_info *pipe)
 523 {
 524         return pipe->pipe_dir == USB_DIR_IN;
 525 }
 526
 527 static inline u8 dwc2_hcd_is_pipe_out(struct dwc2_hcd_pipe_info *pipe)
 528 {
 529         return !dwc2_hcd_is_pipe_in(pipe);
 530 }
 531
 532 int dwc2_hcd_init(struct dwc2_hsotg *hsotg);
 533 void dwc2_hcd_remove(struct dwc2_hsotg *hsotg);
 534
 535 /* Transaction Execution Functions */
 536 enum dwc2_transaction_type dwc2_hcd_select_transactions(
 537                                                 struct dwc2_hsotg *hsotg);
 538 void dwc2_hcd_queue_transactions(struct dwc2_hsotg *hsotg,
 539                                  enum dwc2_transaction_type tr_type);
 540
 541 /* Schedule Queue Functions */
 542 /* Implemented in hcd_queue.c */
 543 struct dwc2_qh *dwc2_hcd_qh_create(struct dwc2_hsotg *hsotg,
 544                                    struct dwc2_hcd_urb *urb,
 545                                           gfp_t mem_flags);
 546 void dwc2_hcd_qh_free(struct dwc2_hsotg *hsotg, struct dwc2_qh *qh);
 547 int dwc2_hcd_qh_add(struct dwc2_hsotg *hsotg, struct dwc2_qh *qh);
 548 void dwc2_hcd_qh_unlink(struct dwc2_hsotg *hsotg, struct dwc2_qh *qh);
 549 void dwc2_hcd_qh_deactivate(struct dwc2_hsotg *hsotg, struct dwc2_qh *qh,
 550                             int sched_csplit);
 551
 552 void dwc2_hcd_qtd_init(struct dwc2_qtd *qtd, struct dwc2_hcd_urb *urb);
 553 int dwc2_hcd_qtd_add(struct dwc2_hsotg *hsotg, struct dwc2_qtd *qtd,
 554                      struct dwc2_qh *qh);
 555
 556 /* Unlinks and frees a QTD */
 557 static inline void dwc2_hcd_qtd_unlink_and_free(struct dwc2_hsotg *hsotg,
 558                                                 struct dwc2_qtd *qtd,
 559                                                 struct dwc2_qh *qh)
 560 {
 561         list_del(&qtd->qtd_list_entry);
 562         kfree(qtd);
 563         qtd = NULL;
 564 }
 565
 566 /* Descriptor DMA support functions */
 567 void dwc2_hcd_start_xfer_ddma(struct dwc2_hsotg *hsotg,
 568                               struct dwc2_qh *qh);
 569 void dwc2_hcd_complete_xfer_ddma(struct dwc2_hsotg *hsotg,
 570                                  struct dwc2_host_chan *chan, int chnum,
 571                                         enum dwc2_halt_status halt_status);
 572
 573 int dwc2_hcd_qh_init_ddma(struct dwc2_hsotg *hsotg, struct dwc2_qh *qh,
 574                           gfp_t mem_flags);
 575 void dwc2_hcd_qh_free_ddma(struct dwc2_hsotg *hsotg, struct dwc2_qh *qh);
 576
 577 /* Check if QH is non-periodic */
 578 #define dwc2_qh_is_non_per(_qh_ptr_) \
 579         ((_qh_ptr_)->ep_type == USB_ENDPOINT_XFER_BULK || \
 580          (_qh_ptr_)->ep_type == USB_ENDPOINT_XFER_CONTROL)
 581
 582 #ifdef CONFIG_USB_DWC2_DEBUG_PERIODIC
 583 static inline bool dbg_hc(struct dwc2_host_chan *hc) { return true; }
 584 static inline bool dbg_qh(struct dwc2_qh *qh) { return true; }
 585 static inline bool dbg_urb(struct urb *urb) { return true; }
 586 static inline bool dbg_perio(void) { return true; }
 587 #else /* !CONFIG_USB_DWC2_DEBUG_PERIODIC */
 588 static inline bool dbg_hc(struct dwc2_host_chan *hc)
 589 {
 590         return hc->ep_type == USB_ENDPOINT_XFER_BULK ||
 591                hc->ep_type == USB_ENDPOINT_XFER_CONTROL;
 592 }
 593
 594 static inline bool dbg_qh(struct dwc2_qh *qh)
 595 {
 596         return qh->ep_type == USB_ENDPOINT_XFER_BULK ||
 597                qh->ep_type == USB_ENDPOINT_XFER_CONTROL;
 598 }
 599
 600 static inline bool dbg_urb(struct urb *urb)
 601 {
 602         return usb_pipetype(urb->pipe) == PIPE_BULK ||
 603                usb_pipetype(urb->pipe) == PIPE_CONTROL;
 604 }
 605
 606 static inline bool dbg_perio(void) { return false; }
 607 #endif
 608
 609 /* High bandwidth multiplier as encoded in highspeed endpoint descriptors */
 610 #define dwc2_hb_mult(wmaxpacketsize) (1 + (((wmaxpacketsize) >> 11) & 0x03))
 611
 612 /* Packet size for any kind of endpoint descriptor */
 613 #define dwc2_max_packet(wmaxpacketsize) ((wmaxpacketsize) & 0x07ff)
 614
 615 /*
 616  * Returns true if frame1 index is greater than frame2 index. The comparison
 617  * is done modulo FRLISTEN_64_SIZE. This accounts for the rollover of the
 618  * frame number when the max index frame number is reached.
 619  */
 620 static inline bool dwc2_frame_idx_num_gt(u16 fr_idx1, u16 fr_idx2)
 621 {
 622         u16 diff = fr_idx1 - fr_idx2;
 623         u16 sign = diff & (FRLISTEN_64_SIZE >> 1);
 624
 625         return diff && !sign;
 626 }
 627
 628 /*
 629  * Returns true if frame1 is less than or equal to frame2. The comparison is
 630  * done modulo HFNUM_MAX_FRNUM. This accounts for the rollover of the
 631  * frame number when the max frame number is reached.
 632  */
 633 static inline int dwc2_frame_num_le(u16 frame1, u16 frame2)
 634 {
 635         return ((frame2 - frame1) & HFNUM_MAX_FRNUM) <= (HFNUM_MAX_FRNUM >> 1);
 636 }
 637
 638 /*
 639  * Returns true if frame1 is greater than frame2. The comparison is done
 640  * modulo HFNUM_MAX_FRNUM. This accounts for the rollover of the frame
 641  * number when the max frame number is reached.
 642  */
 643 static inline int dwc2_frame_num_gt(u16 frame1, u16 frame2)
 644 {
 645         return (frame1 != frame2) &&
 646                ((frame1 - frame2) & HFNUM_MAX_FRNUM) < (HFNUM_MAX_FRNUM >> 1);
 647 }
 648
 649 /*
 650  * Increments frame by the amount specified by inc. The addition is done
 651  * modulo HFNUM_MAX_FRNUM. Returns the incremented value.
 652  */
 653 static inline u16 dwc2_frame_num_inc(u16 frame, u16 inc)
 654 {
 655         return (frame + inc) & HFNUM_MAX_FRNUM;
 656 }
 657
 658 static inline u16 dwc2_frame_num_dec(u16 frame, u16 dec)
 659 {
 660         return (frame + HFNUM_MAX_FRNUM + 1 - dec) & HFNUM_MAX_FRNUM;
 661 }
 662
 663 static inline u16 dwc2_full_frame_num(u16 frame)
 664 {
 665         return (frame & HFNUM_MAX_FRNUM) >> 3;
 666 }
 667
 668 static inline u16 dwc2_micro_frame_num(u16 frame)
 669 {
 670         return frame & 0x7;
 671 }
 672
 673 /*
 674  * Returns the Core Interrupt Status register contents, ANDed with the Core
 675  * Interrupt Mask register contents
 676  */
 677 static inline u32 dwc2_read_core_intr(struct dwc2_hsotg *hsotg)
 678 {
 679         return dwc2_readl(hsotg->regs + GINTSTS) &
 680                dwc2_readl(hsotg->regs + GINTMSK);
 681 }
 682
 683 static inline u32 dwc2_hcd_urb_get_status(struct dwc2_hcd_urb *dwc2_urb)
 684 {
 685         return dwc2_urb->status;
 686 }
 687
 688 static inline u32 dwc2_hcd_urb_get_actual_length(
 689                 struct dwc2_hcd_urb *dwc2_urb)
 690 {
 691         return dwc2_urb->actual_length;
 692 }
 693
 694 static inline u32 dwc2_hcd_urb_get_error_count(struct dwc2_hcd_urb *dwc2_urb)
 695 {
 696         return dwc2_urb->error_count;
 697 }
 698
 699 static inline void dwc2_hcd_urb_set_iso_desc_params(
 700                 struct dwc2_hcd_urb *dwc2_urb, int desc_num, u32 offset,
 701                 u32 length)
 702 {
 703         dwc2_urb->iso_descs[desc_num].offset = offset;
 704         dwc2_urb->iso_descs[desc_num].length = length;
 705 }
 706
 707 static inline u32 dwc2_hcd_urb_get_iso_desc_status(
 708                 struct dwc2_hcd_urb *dwc2_urb, int desc_num)
 709 {
 710         return dwc2_urb->iso_descs[desc_num].status;
 711 }
 712
 713 static inline u32 dwc2_hcd_urb_get_iso_desc_actual_length(
 714                 struct dwc2_hcd_urb *dwc2_urb, int desc_num)
 715 {
 716         return dwc2_urb->iso_descs[desc_num].actual_length;
 717 }
 718
 719 static inline int dwc2_hcd_is_bandwidth_allocated(struct dwc2_hsotg *hsotg,
 720                                                   struct usb_host_endpoint *ep)
 721 {
 722         struct dwc2_qh *qh = ep->hcpriv;
 723
 724         if (qh && !list_empty(&qh->qh_list_entry))
 725                 return 1;
 726
 727         return 0;
 728 }
 729
 730 static inline u16 dwc2_hcd_get_ep_bandwidth(struct dwc2_hsotg *hsotg,
 731                                             struct usb_host_endpoint *ep)
 732 {
 733         struct dwc2_qh *qh = ep->hcpriv;
 734
 735         if (!qh) {
 736                 WARN_ON(1);
 737                 return 0;
 738         }
 739
 740         return qh->host_us;
 741 }
 742
 743 void dwc2_hcd_save_data_toggle(struct dwc2_hsotg *hsotg,
 744                                struct dwc2_host_chan *chan, int chnum,
 745                                       struct dwc2_qtd *qtd);
 746
 747 /* HCD Core API */
 748
 749 /**
 750  * dwc2_handle_hcd_intr() - Called on every hardware interrupt
 751  *
 752  * @hsotg: The DWC2 HCD
 753  *
 754  * Returns IRQ_HANDLED if interrupt is handled
 755  * Return IRQ_NONE if interrupt is not handled
 756  */
 757 irqreturn_t dwc2_handle_hcd_intr(struct dwc2_hsotg *hsotg);
 758
 759 /**
 760  * dwc2_hcd_stop() - Halts the DWC_otg host mode operation
 761  *
 762  * @hsotg: The DWC2 HCD
 763  */
 764 void dwc2_hcd_stop(struct dwc2_hsotg *hsotg);
 765
 766 /**
 767  * dwc2_hcd_is_b_host() - Returns 1 if core currently is acting as B host,
 768  * and 0 otherwise
 769  *
 770  * @hsotg: The DWC2 HCD
 771  */
 772 int dwc2_hcd_is_b_host(struct dwc2_hsotg *hsotg);
 773
 774 /**
 775  * dwc2_hcd_dump_state() - Dumps hsotg state
 776  *
 777  * @hsotg: The DWC2 HCD
 778  *
 779  * NOTE: This function will be removed once the peripheral controller code
 780  * is integrated and the driver is stable
 781  */
 782 void dwc2_hcd_dump_state(struct dwc2_hsotg *hsotg);
 783
 784 /**
 785  * dwc2_hcd_dump_frrem() - Dumps the average frame remaining at SOF
 786  *
 787  * @hsotg: The DWC2 HCD
 788  *
 789  * This can be used to determine average interrupt latency. Frame remaining is
 790  * also shown for start transfer and two additional sample points.
 791  *
 792  * NOTE: This function will be removed once the peripheral controller code
 793  * is integrated and the driver is stable
 794  */
 795 void dwc2_hcd_dump_frrem(struct dwc2_hsotg *hsotg);
 796
 797 /* URB interface */
 798
 799 /* Transfer flags */
 800 #define URB_GIVEBACK_ASAP       0x1
 801 #define URB_SEND_ZERO_PACKET    0x2
 802
 803 /* Host driver callbacks */
 804 struct dwc2_tt *dwc2_host_get_tt_info(struct dwc2_hsotg *hsotg,
 805                                       void *context, gfp_t mem_flags,
 806                                       int *ttport);
 807
 808 void dwc2_host_put_tt_info(struct dwc2_hsotg *hsotg,
 809                            struct dwc2_tt *dwc_tt);
 810 int dwc2_host_get_speed(struct dwc2_hsotg *hsotg, void *context);
 811 void dwc2_host_complete(struct dwc2_hsotg *hsotg, struct dwc2_qtd *qtd,
 812                         int status);
 813
 814 #ifdef DEBUG
 815 /*
 816  * Macro to sample the remaining PHY clocks left in the current frame. This
 817  * may be used during debugging to determine the average time it takes to
 818  * execute sections of code. There are two possible sample points, "a" and
 819  * "b", so the _letter_ argument must be one of these values.
 820  *
 821  * To dump the average sample times, read the "hcd_frrem" sysfs attribute. For
 822  * example, "cat /sys/devices/lm0/hcd_frrem".
 823  */
 824 #define dwc2_sample_frrem(_hcd_, _qh_, _letter_)                        \
 825 do {                                                                    \
 826         struct hfnum_data _hfnum_;                                      \
 827         struct dwc2_qtd *_qtd_;                                         \
 828                                                                         \
 829         _qtd_ = list_entry((_qh_)->qtd_list.next, struct dwc2_qtd,      \
 830                            qtd_list_entry);                             \
 831         if (usb_pipeint(_qtd_->urb->pipe) &&                            \
 832             (_qh_)->start_active_frame != 0 && !_qtd_->complete_split) { \
 833                 _hfnum_.d32 = dwc2_readl((_hcd_)->regs + HFNUM);        \
 834                 switch (_hfnum_.b.frnum & 0x7) {                        \
 835                 case 7:                                                 \
 836                         (_hcd_)->hfnum_7_samples_##_letter_++;          \
 837                         (_hcd_)->hfnum_7_frrem_accum_##_letter_ +=      \
 838                                 _hfnum_.b.frrem;                        \
 839                         break;                                          \
 840                 case 0:                                                 \
 841                         (_hcd_)->hfnum_0_samples_##_letter_++;          \
 842                         (_hcd_)->hfnum_0_frrem_accum_##_letter_ +=      \
 843                                 _hfnum_.b.frrem;                        \
 844                         break;                                          \
 845                 default:                                                \
 846                         (_hcd_)->hfnum_other_samples_##_letter_++;      \
 847                         (_hcd_)->hfnum_other_frrem_accum_##_letter_ +=  \
 848                                 _hfnum_.b.frrem;                        \
 849                         break;                                          \
 850                 }                                                       \
 851         }                                                               \
 852 } while (0)
 853 #else
 854 #define dwc2_sample_frrem(_hcd_, _qh_, _letter_)        do {} while (0)
 855 #endif
 856
 857 #endif /* __DWC2_HCD_H__ */