drivers/net/wireless/ath/ath9k/mac.c

   1 /*
   2  * Copyright (c) 2008-2011 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include "hw.h"
  18 #include "hw-ops.h"
  19 #include <linux/export.h>
  20
  21 static void ath9k_hw_set_txq_interrupts(struct ath_hw *ah,
  22                                         struct ath9k_tx_queue_info *qi)
  23 {
  24         ath_dbg(ath9k_hw_common(ah), INTERRUPT,
  25                 "tx ok 0x%x err 0x%x desc 0x%x eol 0x%x urn 0x%x\n",
  26                 ah->txok_interrupt_mask, ah->txerr_interrupt_mask,
  27                 ah->txdesc_interrupt_mask, ah->txeol_interrupt_mask,
  28                 ah->txurn_interrupt_mask);
  29
  30         ENABLE_REGWRITE_BUFFER(ah);
  31
  32         REG_WRITE(ah, AR_IMR_S0,
  33                   SM(ah->txok_interrupt_mask, AR_IMR_S0_QCU_TXOK)
  34                   | SM(ah->txdesc_interrupt_mask, AR_IMR_S0_QCU_TXDESC));
  35         REG_WRITE(ah, AR_IMR_S1,
  36                   SM(ah->txerr_interrupt_mask, AR_IMR_S1_QCU_TXERR)
  37                   | SM(ah->txeol_interrupt_mask, AR_IMR_S1_QCU_TXEOL));
  38
  39         ah->imrs2_reg &= ~AR_IMR_S2_QCU_TXURN;
  40         ah->imrs2_reg |= (ah->txurn_interrupt_mask & AR_IMR_S2_QCU_TXURN);
  41         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
  42
  43         REGWRITE_BUFFER_FLUSH(ah);
  44 }
  45
  46 u32 ath9k_hw_gettxbuf(struct ath_hw *ah, u32 q)
  47 {
  48         return REG_READ(ah, AR_QTXDP(q));
  49 }
  50 EXPORT_SYMBOL(ath9k_hw_gettxbuf);
  51
  52 void ath9k_hw_puttxbuf(struct ath_hw *ah, u32 q, u32 txdp)
  53 {
  54         REG_WRITE(ah, AR_QTXDP(q), txdp);
  55 }
  56 EXPORT_SYMBOL(ath9k_hw_puttxbuf);
  57
  58 void ath9k_hw_txstart(struct ath_hw *ah, u32 q)
  59 {
  60         ath_dbg(ath9k_hw_common(ah), QUEUE, "Enable TXE on queue: %u\n", q);
  61         REG_WRITE(ah, AR_Q_TXE, 1 << q);
  62 }
  63 EXPORT_SYMBOL(ath9k_hw_txstart);
  64
  65 u32 ath9k_hw_numtxpending(struct ath_hw *ah, u32 q)
  66 {
  67         u32 npend;
  68
  69         npend = REG_READ(ah, AR_QSTS(q)) & AR_Q_STS_PEND_FR_CNT;
  70         if (npend == 0) {
  71
  72                 if (REG_READ(ah, AR_Q_TXE) & (1 << q))
  73                         npend = 1;
  74         }
  75
  76         return npend;
  77 }
  78 EXPORT_SYMBOL(ath9k_hw_numtxpending);
  79
  80 /**
  81  * ath9k_hw_updatetxtriglevel - adjusts the frame trigger level
  82  *
  83  * @ah: atheros hardware struct
  84  * @bIncTrigLevel: whether or not the frame trigger level should be updated
  85  *
  86  * The frame trigger level specifies the minimum number of bytes,
  87  * in units of 64 bytes, that must be DMA'ed into the PCU TX FIFO
  88  * before the PCU will initiate sending the frame on the air. This can
  89  * mean we initiate transmit before a full frame is on the PCU TX FIFO.
  90  * Resets to 0x1 (meaning 64 bytes or a full frame, whichever occurs
  91  * first)
  92  *
  93  * Caution must be taken to ensure to set the frame trigger level based
  94  * on the DMA request size. For example if the DMA request size is set to
  95  * 128 bytes the trigger level cannot exceed 6 * 64 = 384. This is because
  96  * there need to be enough space in the tx FIFO for the requested transfer
  97  * size. Hence the tx FIFO will stop with 512 - 128 = 384 bytes. If we set
  98  * the threshold to a value beyond 6, then the transmit will hang.
  99  *
 100  * Current dual   stream devices have a PCU TX FIFO size of 8 KB.
 101  * Current single stream devices have a PCU TX FIFO size of 4 KB, however,
 102  * there is a hardware issue which forces us to use 2 KB instead so the
 103  * frame trigger level must not exceed 2 KB for these chipsets.
 104  */
 105 bool ath9k_hw_updatetxtriglevel(struct ath_hw *ah, bool bIncTrigLevel)
 106 {
 107         u32 txcfg, curLevel, newLevel;
 108
 109         if (ah->tx_trig_level >= ah->config.max_txtrig_level)
 110                 return false;
 111
 112         ath9k_hw_disable_interrupts(ah);
 113
 114         txcfg = REG_READ(ah, AR_TXCFG);
 115         curLevel = MS(txcfg, AR_FTRIG);
 116         newLevel = curLevel;
 117         if (bIncTrigLevel) {
 118                 if (curLevel < ah->config.max_txtrig_level)
 119                         newLevel++;
 120         } else if (curLevel > MIN_TX_FIFO_THRESHOLD)
 121                 newLevel--;
 122         if (newLevel != curLevel)
 123                 REG_WRITE(ah, AR_TXCFG,
 124                           (txcfg & ~AR_FTRIG) | SM(newLevel, AR_FTRIG));
 125
 126         ath9k_hw_enable_interrupts(ah);
 127
 128         ah->tx_trig_level = newLevel;
 129
 130         return newLevel != curLevel;
 131 }
 132 EXPORT_SYMBOL(ath9k_hw_updatetxtriglevel);
 133
 134 void ath9k_hw_abort_tx_dma(struct ath_hw *ah)
 135 {
 136         int maxdelay = 1000;
 137         int i, q;
 138
 139         if (ah->curchan) {
 140                 if (IS_CHAN_HALF_RATE(ah->curchan))
 141                         maxdelay *= 2;
 142                 else if (IS_CHAN_QUARTER_RATE(ah->curchan))
 143                         maxdelay *= 4;
 144         }
 145
 146         REG_WRITE(ah, AR_Q_TXD, AR_Q_TXD_M);
 147
 148         REG_SET_BIT(ah, AR_PCU_MISC, AR_PCU_FORCE_QUIET_COLL | AR_PCU_CLEAR_VMF);
 149         REG_SET_BIT(ah, AR_DIAG_SW, AR_DIAG_FORCE_CH_IDLE_HIGH);
 150         REG_SET_BIT(ah, AR_D_GBL_IFS_MISC, AR_D_GBL_IFS_MISC_IGNORE_BACKOFF);
 151
 152         for (q = 0; q < AR_NUM_QCU; q++) {
 153                 for (i = 0; i < maxdelay; i++) {
 154                         if (i)
 155                                 udelay(5);
 156
 157                         if (!ath9k_hw_numtxpending(ah, q))
 158                                 break;
 159                 }
 160         }
 161
 162         REG_CLR_BIT(ah, AR_PCU_MISC, AR_PCU_FORCE_QUIET_COLL | AR_PCU_CLEAR_VMF);
 163         REG_CLR_BIT(ah, AR_DIAG_SW, AR_DIAG_FORCE_CH_IDLE_HIGH);
 164         REG_CLR_BIT(ah, AR_D_GBL_IFS_MISC, AR_D_GBL_IFS_MISC_IGNORE_BACKOFF);
 165
 166         REG_WRITE(ah, AR_Q_TXD, 0);
 167 }
 168 EXPORT_SYMBOL(ath9k_hw_abort_tx_dma);
 169
 170 bool ath9k_hw_stop_dma_queue(struct ath_hw *ah, u32 q)
 171 {
 172 #define ATH9K_TX_STOP_DMA_TIMEOUT       1000    /* usec */
 173 #define ATH9K_TIME_QUANTUM              100     /* usec */
 174         int wait_time = ATH9K_TX_STOP_DMA_TIMEOUT / ATH9K_TIME_QUANTUM;
 175         int wait;
 176
 177         REG_WRITE(ah, AR_Q_TXD, 1 << q);
 178
 179         for (wait = wait_time; wait != 0; wait--) {
 180                 if (wait != wait_time)
 181                         udelay(ATH9K_TIME_QUANTUM);
 182
 183                 if (ath9k_hw_numtxpending(ah, q) == 0)
 184                         break;
 185         }
 186
 187         REG_WRITE(ah, AR_Q_TXD, 0);
 188
 189         return wait != 0;
 190
 191 #undef ATH9K_TX_STOP_DMA_TIMEOUT
 192 #undef ATH9K_TIME_QUANTUM
 193 }
 194 EXPORT_SYMBOL(ath9k_hw_stop_dma_queue);
 195
 196 bool ath9k_hw_set_txq_props(struct ath_hw *ah, int q,
 197                             const struct ath9k_tx_queue_info *qinfo)
 198 {
 199         u32 cw;
 200         struct ath_common *common = ath9k_hw_common(ah);
 201         struct ath9k_tx_queue_info *qi;
 202
 203         qi = &ah->txq[q];
 204         if (qi->tqi_type == ATH9K_TX_QUEUE_INACTIVE) {
 205                 ath_dbg(common, QUEUE,
 206                         "Set TXQ properties, inactive queue: %u\n", q);
 207                 return false;
 208         }
 209
 210         ath_dbg(common, QUEUE, "Set queue properties for: %u\n", q);
 211
 212         qi->tqi_ver = qinfo->tqi_ver;
 213         qi->tqi_subtype = qinfo->tqi_subtype;
 214         qi->tqi_qflags = qinfo->tqi_qflags;
 215         qi->tqi_priority = qinfo->tqi_priority;
 216         if (qinfo->tqi_aifs != ATH9K_TXQ_USEDEFAULT)
 217                 qi->tqi_aifs = min(qinfo->tqi_aifs, 255U);
 218         else
 219                 qi->tqi_aifs = INIT_AIFS;
 220         if (qinfo->tqi_cwmin != ATH9K_TXQ_USEDEFAULT) {
 221                 cw = min(qinfo->tqi_cwmin, 1024U);
 222                 qi->tqi_cwmin = 1;
 223                 while (qi->tqi_cwmin < cw)
 224                         qi->tqi_cwmin = (qi->tqi_cwmin << 1) | 1;
 225         } else
 226                 qi->tqi_cwmin = qinfo->tqi_cwmin;
 227         if (qinfo->tqi_cwmax != ATH9K_TXQ_USEDEFAULT) {
 228                 cw = min(qinfo->tqi_cwmax, 1024U);
 229                 qi->tqi_cwmax = 1;
 230                 while (qi->tqi_cwmax < cw)
 231                         qi->tqi_cwmax = (qi->tqi_cwmax << 1) | 1;
 232         } else
 233                 qi->tqi_cwmax = INIT_CWMAX;
 234
 235         if (qinfo->tqi_shretry != 0)
 236                 qi->tqi_shretry = min((u32) qinfo->tqi_shretry, 15U);
 237         else
 238                 qi->tqi_shretry = INIT_SH_RETRY;
 239         if (qinfo->tqi_lgretry != 0)
 240                 qi->tqi_lgretry = min((u32) qinfo->tqi_lgretry, 15U);
 241         else
 242                 qi->tqi_lgretry = INIT_LG_RETRY;
 243         qi->tqi_cbrPeriod = qinfo->tqi_cbrPeriod;
 244         qi->tqi_cbrOverflowLimit = qinfo->tqi_cbrOverflowLimit;
 245         qi->tqi_burstTime = qinfo->tqi_burstTime;
 246         qi->tqi_readyTime = qinfo->tqi_readyTime;
 247
 248         switch (qinfo->tqi_subtype) {
 249         case ATH9K_WME_UPSD:
 250                 if (qi->tqi_type == ATH9K_TX_QUEUE_DATA)
 251                         qi->tqi_intFlags = ATH9K_TXQ_USE_LOCKOUT_BKOFF_DIS;
 252                 break;
 253         default:
 254                 break;
 255         }
 256
 257         return true;
 258 }
 259 EXPORT_SYMBOL(ath9k_hw_set_txq_props);
 260
 261 bool ath9k_hw_get_txq_props(struct ath_hw *ah, int q,
 262                             struct ath9k_tx_queue_info *qinfo)
 263 {
 264         struct ath_common *common = ath9k_hw_common(ah);
 265         struct ath9k_tx_queue_info *qi;
 266
 267         qi = &ah->txq[q];
 268         if (qi->tqi_type == ATH9K_TX_QUEUE_INACTIVE) {
 269                 ath_dbg(common, QUEUE,
 270                         "Get TXQ properties, inactive queue: %u\n", q);
 271                 return false;
 272         }
 273
 274         qinfo->tqi_qflags = qi->tqi_qflags;
 275         qinfo->tqi_ver = qi->tqi_ver;
 276         qinfo->tqi_subtype = qi->tqi_subtype;
 277         qinfo->tqi_qflags = qi->tqi_qflags;
 278         qinfo->tqi_priority = qi->tqi_priority;
 279         qinfo->tqi_aifs = qi->tqi_aifs;
 280         qinfo->tqi_cwmin = qi->tqi_cwmin;
 281         qinfo->tqi_cwmax = qi->tqi_cwmax;
 282         qinfo->tqi_shretry = qi->tqi_shretry;
 283         qinfo->tqi_lgretry = qi->tqi_lgretry;
 284         qinfo->tqi_cbrPeriod = qi->tqi_cbrPeriod;
 285         qinfo->tqi_cbrOverflowLimit = qi->tqi_cbrOverflowLimit;
 286         qinfo->tqi_burstTime = qi->tqi_burstTime;
 287         qinfo->tqi_readyTime = qi->tqi_readyTime;
 288
 289         return true;
 290 }
 291 EXPORT_SYMBOL(ath9k_hw_get_txq_props);
 292
 293 int ath9k_hw_setuptxqueue(struct ath_hw *ah, enum ath9k_tx_queue type,
 294                           const struct ath9k_tx_queue_info *qinfo)
 295 {
 296         struct ath_common *common = ath9k_hw_common(ah);
 297         struct ath9k_tx_queue_info *qi;
 298         int q;
 299
 300         switch (type) {
 301         case ATH9K_TX_QUEUE_BEACON:
 302                 q = ATH9K_NUM_TX_QUEUES - 1;
 303                 break;
 304         case ATH9K_TX_QUEUE_CAB:
 305                 q = ATH9K_NUM_TX_QUEUES - 2;
 306                 break;
 307         case ATH9K_TX_QUEUE_PSPOLL:
 308                 q = 1;
 309                 break;
 310         case ATH9K_TX_QUEUE_UAPSD:
 311                 q = ATH9K_NUM_TX_QUEUES - 3;
 312                 break;
 313         case ATH9K_TX_QUEUE_DATA:
 314                 q = qinfo->tqi_subtype;
 315                 break;
 316         default:
 317                 ath_err(common, "Invalid TX queue type: %u\n", type);
 318                 return -1;
 319         }
 320
 321         ath_dbg(common, QUEUE, "Setup TX queue: %u\n", q);
 322
 323         qi = &ah->txq[q];
 324         if (qi->tqi_type != ATH9K_TX_QUEUE_INACTIVE) {
 325                 ath_err(common, "TX queue: %u already active\n", q);
 326                 return -1;
 327         }
 328         memset(qi, 0, sizeof(struct ath9k_tx_queue_info));
 329         qi->tqi_type = type;
 330         qi->tqi_physCompBuf = qinfo->tqi_physCompBuf;
 331         (void) ath9k_hw_set_txq_props(ah, q, qinfo);
 332
 333         return q;
 334 }
 335 EXPORT_SYMBOL(ath9k_hw_setuptxqueue);
 336
 337 static void ath9k_hw_clear_queue_interrupts(struct ath_hw *ah, u32 q)
 338 {
 339         ah->txok_interrupt_mask &= ~(1 << q);
 340         ah->txerr_interrupt_mask &= ~(1 << q);
 341         ah->txdesc_interrupt_mask &= ~(1 << q);
 342         ah->txeol_interrupt_mask &= ~(1 << q);
 343         ah->txurn_interrupt_mask &= ~(1 << q);
 344 }
 345
 346 bool ath9k_hw_releasetxqueue(struct ath_hw *ah, u32 q)
 347 {
 348         struct ath_common *common = ath9k_hw_common(ah);
 349         struct ath9k_tx_queue_info *qi;
 350
 351         qi = &ah->txq[q];
 352         if (qi->tqi_type == ATH9K_TX_QUEUE_INACTIVE) {
 353                 ath_dbg(common, QUEUE, "Release TXQ, inactive queue: %u\n", q);
 354                 return false;
 355         }
 356
 357         ath_dbg(common, QUEUE, "Release TX queue: %u\n", q);
 358
 359         qi->tqi_type = ATH9K_TX_QUEUE_INACTIVE;
 360         ath9k_hw_clear_queue_interrupts(ah, q);
 361         ath9k_hw_set_txq_interrupts(ah, qi);
 362
 363         return true;
 364 }
 365 EXPORT_SYMBOL(ath9k_hw_releasetxqueue);
 366
 367 bool ath9k_hw_resettxqueue(struct ath_hw *ah, u32 q)
 368 {
 369         struct ath_common *common = ath9k_hw_common(ah);
 370         struct ath9k_channel *chan = ah->curchan;
 371         struct ath9k_tx_queue_info *qi;
 372         u32 cwMin, chanCwMin, value;
 373
 374         qi = &ah->txq[q];
 375         if (qi->tqi_type == ATH9K_TX_QUEUE_INACTIVE) {
 376                 ath_dbg(common, QUEUE, "Reset TXQ, inactive queue: %u\n", q);
 377                 return true;
 378         }
 379
 380         ath_dbg(common, QUEUE, "Reset TX queue: %u\n", q);
 381
 382         if (qi->tqi_cwmin == ATH9K_TXQ_USEDEFAULT) {
 383                 if (chan && IS_CHAN_B(chan))
 384                         chanCwMin = INIT_CWMIN_11B;
 385                 else
 386                         chanCwMin = INIT_CWMIN;
 387
 388                 for (cwMin = 1; cwMin < chanCwMin; cwMin = (cwMin << 1) | 1);
 389         } else
 390                 cwMin = qi->tqi_cwmin;
 391
 392         ENABLE_REGWRITE_BUFFER(ah);
 393
 394         REG_WRITE(ah, AR_DLCL_IFS(q),
 395                   SM(cwMin, AR_D_LCL_IFS_CWMIN) |
 396                   SM(qi->tqi_cwmax, AR_D_LCL_IFS_CWMAX) |
 397                   SM(qi->tqi_aifs, AR_D_LCL_IFS_AIFS));
 398
 399         REG_WRITE(ah, AR_DRETRY_LIMIT(q),
 400                   SM(INIT_SSH_RETRY, AR_D_RETRY_LIMIT_STA_SH) |
 401                   SM(INIT_SLG_RETRY, AR_D_RETRY_LIMIT_STA_LG) |
 402                   SM(qi->tqi_shretry, AR_D_RETRY_LIMIT_FR_SH));
 403
 404         REG_WRITE(ah, AR_QMISC(q), AR_Q_MISC_DCU_EARLY_TERM_REQ);
 405
 406         if (AR_SREV_9340(ah) && !AR_SREV_9340_13_OR_LATER(ah))
 407                 REG_WRITE(ah, AR_DMISC(q),
 408                           AR_D_MISC_CW_BKOFF_EN | AR_D_MISC_FRAG_WAIT_EN | 0x1);
 409         else
 410                 REG_WRITE(ah, AR_DMISC(q),
 411                           AR_D_MISC_CW_BKOFF_EN | AR_D_MISC_FRAG_WAIT_EN | 0x2);
 412
 413         if (qi->tqi_cbrPeriod) {
 414                 REG_WRITE(ah, AR_QCBRCFG(q),
 415                           SM(qi->tqi_cbrPeriod, AR_Q_CBRCFG_INTERVAL) |
 416                           SM(qi->tqi_cbrOverflowLimit, AR_Q_CBRCFG_OVF_THRESH));
 417                 REG_SET_BIT(ah, AR_QMISC(q), AR_Q_MISC_FSP_CBR |
 418                             (qi->tqi_cbrOverflowLimit ?
 419                              AR_Q_MISC_CBR_EXP_CNTR_LIMIT_EN : 0));
 420         }
 421         if (qi->tqi_readyTime && (qi->tqi_type != ATH9K_TX_QUEUE_CAB)) {
 422                 REG_WRITE(ah, AR_QRDYTIMECFG(q),
 423                           SM(qi->tqi_readyTime, AR_Q_RDYTIMECFG_DURATION) |
 424                           AR_Q_RDYTIMECFG_EN);
 425         }
 426
 427         REG_WRITE(ah, AR_DCHNTIME(q),
 428                   SM(qi->tqi_burstTime, AR_D_CHNTIME_DUR) |
 429                   (qi->tqi_burstTime ? AR_D_CHNTIME_EN : 0));
 430
 431         if (qi->tqi_burstTime
 432             && (qi->tqi_qflags & TXQ_FLAG_RDYTIME_EXP_POLICY_ENABLE))
 433                 REG_SET_BIT(ah, AR_QMISC(q), AR_Q_MISC_RDYTIME_EXP_POLICY);
 434
 435         if (qi->tqi_qflags & TXQ_FLAG_BACKOFF_DISABLE)
 436                 REG_SET_BIT(ah, AR_DMISC(q), AR_D_MISC_POST_FR_BKOFF_DIS);
 437
 438         REGWRITE_BUFFER_FLUSH(ah);
 439
 440         if (qi->tqi_qflags & TXQ_FLAG_FRAG_BURST_BACKOFF_ENABLE)
 441                 REG_SET_BIT(ah, AR_DMISC(q), AR_D_MISC_FRAG_BKOFF_EN);
 442
 443         switch (qi->tqi_type) {
 444         case ATH9K_TX_QUEUE_BEACON:
 445                 ENABLE_REGWRITE_BUFFER(ah);
 446
 447                 REG_SET_BIT(ah, AR_QMISC(q),
 448                             AR_Q_MISC_FSP_DBA_GATED
 449                             | AR_Q_MISC_BEACON_USE
 450                             | AR_Q_MISC_CBR_INCR_DIS1);
 451
 452                 REG_SET_BIT(ah, AR_DMISC(q),
 453                             (AR_D_MISC_ARB_LOCKOUT_CNTRL_GLOBAL <<
 454                              AR_D_MISC_ARB_LOCKOUT_CNTRL_S)
 455                             | AR_D_MISC_BEACON_USE
 456                             | AR_D_MISC_POST_FR_BKOFF_DIS);
 457
 458                 REGWRITE_BUFFER_FLUSH(ah);
 459
 460                 /*
 461                  * cwmin and cwmax should be 0 for beacon queue
 462                  * but not for IBSS as we would create an imbalance
 463                  * on beaconing fairness for participating nodes.
 464                  */
 465                 if (AR_SREV_9300_20_OR_LATER(ah) &&
 466                     ah->opmode != NL80211_IFTYPE_ADHOC) {
 467                         REG_WRITE(ah, AR_DLCL_IFS(q), SM(0, AR_D_LCL_IFS_CWMIN)
 468                                   | SM(0, AR_D_LCL_IFS_CWMAX)
 469                                   | SM(qi->tqi_aifs, AR_D_LCL_IFS_AIFS));
 470                 }
 471                 break;
 472         case ATH9K_TX_QUEUE_CAB:
 473                 ENABLE_REGWRITE_BUFFER(ah);
 474
 475                 REG_SET_BIT(ah, AR_QMISC(q),
 476                             AR_Q_MISC_FSP_DBA_GATED
 477                             | AR_Q_MISC_CBR_INCR_DIS1
 478                             | AR_Q_MISC_CBR_INCR_DIS0);
 479                 value = (qi->tqi_readyTime -
 480                          (ah->config.sw_beacon_response_time -
 481                           ah->config.dma_beacon_response_time) -
 482                          ah->config.additional_swba_backoff) * 1024;
 483                 REG_WRITE(ah, AR_QRDYTIMECFG(q),
 484                           value | AR_Q_RDYTIMECFG_EN);
 485                 REG_SET_BIT(ah, AR_DMISC(q),
 486                             (AR_D_MISC_ARB_LOCKOUT_CNTRL_GLOBAL <<
 487                              AR_D_MISC_ARB_LOCKOUT_CNTRL_S));
 488
 489                 REGWRITE_BUFFER_FLUSH(ah);
 490
 491                 break;
 492         case ATH9K_TX_QUEUE_PSPOLL:
 493                 REG_SET_BIT(ah, AR_QMISC(q), AR_Q_MISC_CBR_INCR_DIS1);
 494                 break;
 495         case ATH9K_TX_QUEUE_UAPSD:
 496                 REG_SET_BIT(ah, AR_DMISC(q), AR_D_MISC_POST_FR_BKOFF_DIS);
 497                 break;
 498         default:
 499                 break;
 500         }
 501
 502         if (qi->tqi_intFlags & ATH9K_TXQ_USE_LOCKOUT_BKOFF_DIS) {
 503                 REG_SET_BIT(ah, AR_DMISC(q),
 504                             SM(AR_D_MISC_ARB_LOCKOUT_CNTRL_GLOBAL,
 505                                AR_D_MISC_ARB_LOCKOUT_CNTRL) |
 506                             AR_D_MISC_POST_FR_BKOFF_DIS);
 507         }
 508
 509         if (AR_SREV_9300_20_OR_LATER(ah))
 510                 REG_WRITE(ah, AR_Q_DESC_CRCCHK, AR_Q_DESC_CRCCHK_EN);
 511
 512         ath9k_hw_clear_queue_interrupts(ah, q);
 513         if (qi->tqi_qflags & TXQ_FLAG_TXINT_ENABLE) {
 514                 ah->txok_interrupt_mask |= 1 << q;
 515                 ah->txerr_interrupt_mask |= 1 << q;
 516         }
 517         if (qi->tqi_qflags & TXQ_FLAG_TXDESCINT_ENABLE)
 518                 ah->txdesc_interrupt_mask |= 1 << q;
 519         if (qi->tqi_qflags & TXQ_FLAG_TXEOLINT_ENABLE)
 520                 ah->txeol_interrupt_mask |= 1 << q;
 521         if (qi->tqi_qflags & TXQ_FLAG_TXURNINT_ENABLE)
 522                 ah->txurn_interrupt_mask |= 1 << q;
 523         ath9k_hw_set_txq_interrupts(ah, qi);
 524
 525         return true;
 526 }
 527 EXPORT_SYMBOL(ath9k_hw_resettxqueue);
 528
 529 int ath9k_hw_rxprocdesc(struct ath_hw *ah, struct ath_desc *ds,
 530                         struct ath_rx_status *rs)
 531 {
 532         struct ar5416_desc ads;
 533         struct ar5416_desc *adsp = AR5416DESC(ds);
 534         u32 phyerr;
 535
 536         if ((adsp->ds_rxstatus8 & AR_RxDone) == 0)
 537                 return -EINPROGRESS;
 538
 539         ads.u.rx = adsp->u.rx;
 540
 541         rs->rs_status = 0;
 542         rs->rs_flags = 0;
 543
 544         rs->rs_datalen = ads.ds_rxstatus1 & AR_DataLen;
 545         rs->rs_tstamp = ads.AR_RcvTimestamp;
 546
 547         if (ads.ds_rxstatus8 & AR_PostDelimCRCErr) {
 548                 rs->rs_rssi = ATH9K_RSSI_BAD;
 549                 rs->rs_rssi_ctl0 = ATH9K_RSSI_BAD;
 550                 rs->rs_rssi_ctl1 = ATH9K_RSSI_BAD;
 551                 rs->rs_rssi_ctl2 = ATH9K_RSSI_BAD;
 552                 rs->rs_rssi_ext0 = ATH9K_RSSI_BAD;
 553                 rs->rs_rssi_ext1 = ATH9K_RSSI_BAD;
 554                 rs->rs_rssi_ext2 = ATH9K_RSSI_BAD;
 555         } else {
 556                 rs->rs_rssi = MS(ads.ds_rxstatus4, AR_RxRSSICombined);
 557                 rs->rs_rssi_ctl0 = MS(ads.ds_rxstatus0,
 558                                                 AR_RxRSSIAnt00);
 559                 rs->rs_rssi_ctl1 = MS(ads.ds_rxstatus0,
 560                                                 AR_RxRSSIAnt01);
 561                 rs->rs_rssi_ctl2 = MS(ads.ds_rxstatus0,
 562                                                 AR_RxRSSIAnt02);
 563                 rs->rs_rssi_ext0 = MS(ads.ds_rxstatus4,
 564                                                 AR_RxRSSIAnt10);
 565                 rs->rs_rssi_ext1 = MS(ads.ds_rxstatus4,
 566                                                 AR_RxRSSIAnt11);
 567                 rs->rs_rssi_ext2 = MS(ads.ds_rxstatus4,
 568                                                 AR_RxRSSIAnt12);
 569         }
 570         if (ads.ds_rxstatus8 & AR_RxKeyIdxValid)
 571                 rs->rs_keyix = MS(ads.ds_rxstatus8, AR_KeyIdx);
 572         else
 573                 rs->rs_keyix = ATH9K_RXKEYIX_INVALID;
 574
 575         rs->rs_rate = MS(ads.ds_rxstatus0, AR_RxRate);
 576         rs->rs_more = (ads.ds_rxstatus1 & AR_RxMore) ? 1 : 0;
 577
 578         rs->rs_isaggr = (ads.ds_rxstatus8 & AR_RxAggr) ? 1 : 0;
 579         rs->rs_moreaggr =
 580                 (ads.ds_rxstatus8 & AR_RxMoreAggr) ? 1 : 0;
 581         rs->rs_antenna = MS(ads.ds_rxstatus3, AR_RxAntenna);
 582         rs->rs_flags =
 583                 (ads.ds_rxstatus3 & AR_GI) ? ATH9K_RX_GI : 0;
 584         rs->rs_flags |=
 585                 (ads.ds_rxstatus3 & AR_2040) ? ATH9K_RX_2040 : 0;
 586
 587         if (ads.ds_rxstatus8 & AR_PreDelimCRCErr)
 588                 rs->rs_flags |= ATH9K_RX_DELIM_CRC_PRE;
 589         if (ads.ds_rxstatus8 & AR_PostDelimCRCErr)
 590                 rs->rs_flags |= ATH9K_RX_DELIM_CRC_POST;
 591         if (ads.ds_rxstatus8 & AR_DecryptBusyErr)
 592                 rs->rs_flags |= ATH9K_RX_DECRYPT_BUSY;
 593
 594         if ((ads.ds_rxstatus8 & AR_RxFrameOK) == 0) {
 595                 /*
 596                  * Treat these errors as mutually exclusive to avoid spurious
 597                  * extra error reports from the hardware. If a CRC error is
 598                  * reported, then decryption and MIC errors are irrelevant,
 599                  * the frame is going to be dropped either way
 600                  */
 601                 if (ads.ds_rxstatus8 & AR_PHYErr) {
 602                         rs->rs_status |= ATH9K_RXERR_PHY;
 603                         phyerr = MS(ads.ds_rxstatus8, AR_PHYErrCode);
 604                         rs->rs_phyerr = phyerr;
 605                 } else if (ads.ds_rxstatus8 & AR_CRCErr)
 606                         rs->rs_status |= ATH9K_RXERR_CRC;
 607                 else if (ads.ds_rxstatus8 & AR_DecryptCRCErr)
 608                         rs->rs_status |= ATH9K_RXERR_DECRYPT;
 609                 else if (ads.ds_rxstatus8 & AR_MichaelErr)
 610                         rs->rs_status |= ATH9K_RXERR_MIC;
 611         } else {
 612                 if (ads.ds_rxstatus8 &
 613                     (AR_CRCErr | AR_PHYErr | AR_DecryptCRCErr | AR_MichaelErr))
 614                         rs->rs_status |= ATH9K_RXERR_CORRUPT_DESC;
 615
 616                 /* Only up to MCS16 supported, everything above is invalid */
 617                 if (rs->rs_rate >= 0x90)
 618                         rs->rs_status |= ATH9K_RXERR_CORRUPT_DESC;
 619         }
 620
 621         if (ads.ds_rxstatus8 & AR_KeyMiss)
 622                 rs->rs_status |= ATH9K_RXERR_KEYMISS;
 623
 624         return 0;
 625 }
 626 EXPORT_SYMBOL(ath9k_hw_rxprocdesc);
 627
 628 /*
 629  * This can stop or re-enables RX.
 630  *
 631  * If bool is set this will kill any frame which is currently being
 632  * transferred between the MAC and baseband and also prevent any new
 633  * frames from getting started.
 634  */
 635 bool ath9k_hw_setrxabort(struct ath_hw *ah, bool set)
 636 {
 637         u32 reg;
 638
 639         if (set) {
 640                 REG_SET_BIT(ah, AR_DIAG_SW,
 641                             (AR_DIAG_RX_DIS | AR_DIAG_RX_ABORT));
 642
 643                 if (!ath9k_hw_wait(ah, AR_OBS_BUS_1, AR_OBS_BUS_1_RX_STATE,
 644                                    0, AH_WAIT_TIMEOUT)) {
 645                         REG_CLR_BIT(ah, AR_DIAG_SW,
 646                                     (AR_DIAG_RX_DIS |
 647                                      AR_DIAG_RX_ABORT));
 648
 649                         reg = REG_READ(ah, AR_OBS_BUS_1);
 650                         ath_err(ath9k_hw_common(ah),
 651                                 "RX failed to go idle in 10 ms RXSM=0x%x\n",
 652                                 reg);
 653
 654                         return false;
 655                 }
 656         } else {
 657                 REG_CLR_BIT(ah, AR_DIAG_SW,
 658                             (AR_DIAG_RX_DIS | AR_DIAG_RX_ABORT));
 659         }
 660
 661         return true;
 662 }
 663 EXPORT_SYMBOL(ath9k_hw_setrxabort);
 664
 665 void ath9k_hw_putrxbuf(struct ath_hw *ah, u32 rxdp)
 666 {
 667         REG_WRITE(ah, AR_RXDP, rxdp);
 668 }
 669 EXPORT_SYMBOL(ath9k_hw_putrxbuf);
 670
 671 void ath9k_hw_startpcureceive(struct ath_hw *ah, bool is_scanning)
 672 {
 673         ath9k_enable_mib_counters(ah);
 674
 675         ath9k_ani_reset(ah, is_scanning);
 676
 677         REG_CLR_BIT(ah, AR_DIAG_SW, (AR_DIAG_RX_DIS | AR_DIAG_RX_ABORT));
 678 }
 679 EXPORT_SYMBOL(ath9k_hw_startpcureceive);
 680
 681 void ath9k_hw_abortpcurecv(struct ath_hw *ah)
 682 {
 683         REG_SET_BIT(ah, AR_DIAG_SW, AR_DIAG_RX_ABORT | AR_DIAG_RX_DIS);
 684
 685         ath9k_hw_disable_mib_counters(ah);
 686 }
 687 EXPORT_SYMBOL(ath9k_hw_abortpcurecv);
 688
 689 bool ath9k_hw_stopdmarecv(struct ath_hw *ah, bool *reset)
 690 {
 691 #define AH_RX_STOP_DMA_TIMEOUT 10000   /* usec */
 692         struct ath_common *common = ath9k_hw_common(ah);
 693         u32 mac_status, last_mac_status = 0;
 694         int i;
 695
 696         /* Enable access to the DMA observation bus */
 697         REG_WRITE(ah, AR_MACMISC,
 698                   ((AR_MACMISC_DMA_OBS_LINE_8 << AR_MACMISC_DMA_OBS_S) |
 699                    (AR_MACMISC_MISC_OBS_BUS_1 <<
 700                     AR_MACMISC_MISC_OBS_BUS_MSB_S)));
 701
 702         REG_WRITE(ah, AR_CR, AR_CR_RXD);
 703
 704         /* Wait for rx enable bit to go low */
 705         for (i = AH_RX_STOP_DMA_TIMEOUT / AH_TIME_QUANTUM; i != 0; i--) {
 706                 if ((REG_READ(ah, AR_CR) & AR_CR_RXE) == 0)
 707                         break;
 708
 709                 if (!AR_SREV_9300_20_OR_LATER(ah)) {
 710                         mac_status = REG_READ(ah, AR_DMADBG_7) & 0x7f0;
 711                         if (mac_status == 0x1c0 && mac_status == last_mac_status) {
 712                                 *reset = true;
 713                                 break;
 714                         }
 715
 716                         last_mac_status = mac_status;
 717                 }
 718
 719                 udelay(AH_TIME_QUANTUM);
 720         }
 721
 722         if (i == 0) {
 723                 ath_err(common,
 724                         "DMA failed to stop in %d ms AR_CR=0x%08x AR_DIAG_SW=0x%08x DMADBG_7=0x%08x\n",
 725                         AH_RX_STOP_DMA_TIMEOUT / 1000,
 726                         REG_READ(ah, AR_CR),
 727                         REG_READ(ah, AR_DIAG_SW),
 728                         REG_READ(ah, AR_DMADBG_7));
 729                 return false;
 730         } else {
 731                 return true;
 732         }
 733
 734 #undef AH_RX_STOP_DMA_TIMEOUT
 735 }
 736 EXPORT_SYMBOL(ath9k_hw_stopdmarecv);
 737
 738 int ath9k_hw_beaconq_setup(struct ath_hw *ah)
 739 {
 740         struct ath9k_tx_queue_info qi;
 741
 742         memset(&qi, 0, sizeof(qi));
 743         qi.tqi_aifs = 1;
 744         qi.tqi_cwmin = 0;
 745         qi.tqi_cwmax = 0;
 746
 747         if (ah->caps.hw_caps & ATH9K_HW_CAP_EDMA)
 748                 qi.tqi_qflags = TXQ_FLAG_TXINT_ENABLE;
 749
 750         return ath9k_hw_setuptxqueue(ah, ATH9K_TX_QUEUE_BEACON, &qi);
 751 }
 752 EXPORT_SYMBOL(ath9k_hw_beaconq_setup);
 753
 754 bool ath9k_hw_intrpend(struct ath_hw *ah)
 755 {
 756         u32 host_isr;
 757
 758         if (AR_SREV_9100(ah))
 759                 return true;
 760
 761         host_isr = REG_READ(ah, AR_INTR_ASYNC_CAUSE);
 762
 763         if (((host_isr & AR_INTR_MAC_IRQ) ||
 764              (host_isr & AR_INTR_ASYNC_MASK_MCI)) &&
 765             (host_isr != AR_INTR_SPURIOUS))
 766                 return true;
 767
 768         host_isr = REG_READ(ah, AR_INTR_SYNC_CAUSE);
 769         if ((host_isr & AR_INTR_SYNC_DEFAULT)
 770             && (host_isr != AR_INTR_SPURIOUS))
 771                 return true;
 772
 773         return false;
 774 }
 775 EXPORT_SYMBOL(ath9k_hw_intrpend);
 776
 777 void ath9k_hw_kill_interrupts(struct ath_hw *ah)
 778 {
 779         struct ath_common *common = ath9k_hw_common(ah);
 780
 781         ath_dbg(common, INTERRUPT, "disable IER\n");
 782         REG_WRITE(ah, AR_IER, AR_IER_DISABLE);
 783         (void) REG_READ(ah, AR_IER);
 784         if (!AR_SREV_9100(ah)) {
 785                 REG_WRITE(ah, AR_INTR_ASYNC_ENABLE, 0);
 786                 (void) REG_READ(ah, AR_INTR_ASYNC_ENABLE);
 787
 788                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
 789                 (void) REG_READ(ah, AR_INTR_SYNC_ENABLE);
 790         }
 791 }
 792 EXPORT_SYMBOL(ath9k_hw_kill_interrupts);
 793
 794 void ath9k_hw_disable_interrupts(struct ath_hw *ah)
 795 {
 796         if (!(ah->imask & ATH9K_INT_GLOBAL))
 797                 atomic_set(&ah->intr_ref_cnt, -1);
 798         else
 799                 atomic_dec(&ah->intr_ref_cnt);
 800
 801         ath9k_hw_kill_interrupts(ah);
 802 }
 803 EXPORT_SYMBOL(ath9k_hw_disable_interrupts);
 804
 805 void ath9k_hw_enable_interrupts(struct ath_hw *ah)
 806 {
 807         struct ath_common *common = ath9k_hw_common(ah);
 808         u32 sync_default = AR_INTR_SYNC_DEFAULT;
 809         u32 async_mask;
 810
 811         if (!(ah->imask & ATH9K_INT_GLOBAL))
 812                 return;
 813
 814         if (!atomic_inc_and_test(&ah->intr_ref_cnt)) {
 815                 ath_dbg(common, INTERRUPT, "Do not enable IER ref count %d\n",
 816                         atomic_read(&ah->intr_ref_cnt));
 817                 return;
 818         }
 819
 820         if (AR_SREV_9340(ah) || AR_SREV_9550(ah))
 821                 sync_default &= ~AR_INTR_SYNC_HOST1_FATAL;
 822
 823         async_mask = AR_INTR_MAC_IRQ;
 824
 825         if (ah->imask & ATH9K_INT_MCI)
 826                 async_mask |= AR_INTR_ASYNC_MASK_MCI;
 827
 828         ath_dbg(common, INTERRUPT, "enable IER\n");
 829         REG_WRITE(ah, AR_IER, AR_IER_ENABLE);
 830         if (!AR_SREV_9100(ah)) {
 831                 REG_WRITE(ah, AR_INTR_ASYNC_ENABLE, async_mask);
 832                 REG_WRITE(ah, AR_INTR_ASYNC_MASK, async_mask);
 833
 834                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, sync_default);
 835                 REG_WRITE(ah, AR_INTR_SYNC_MASK, sync_default);
 836         }
 837         ath_dbg(common, INTERRUPT, "AR_IMR 0x%x IER 0x%x\n",
 838                 REG_READ(ah, AR_IMR), REG_READ(ah, AR_IER));
 839 }
 840 EXPORT_SYMBOL(ath9k_hw_enable_interrupts);
 841
 842 void ath9k_hw_set_interrupts(struct ath_hw *ah)
 843 {
 844         enum ath9k_int ints = ah->imask;
 845         u32 mask, mask2;
 846         struct ath9k_hw_capabilities *pCap = &ah->caps;
 847         struct ath_common *common = ath9k_hw_common(ah);
 848
 849         if (!(ints & ATH9K_INT_GLOBAL))
 850                 ath9k_hw_disable_interrupts(ah);
 851
 852         ath_dbg(common, INTERRUPT, "New interrupt mask 0x%x\n", ints);
 853
 854         mask = ints & ATH9K_INT_COMMON;
 855         mask2 = 0;
 856
 857         if (ints & ATH9K_INT_TX) {
 858                 if (ah->config.tx_intr_mitigation)
 859                         mask |= AR_IMR_TXMINTR | AR_IMR_TXINTM;
 860                 else {
 861                         if (ah->txok_interrupt_mask)
 862                                 mask |= AR_IMR_TXOK;
 863                         if (ah->txdesc_interrupt_mask)
 864                                 mask |= AR_IMR_TXDESC;
 865                 }
 866                 if (ah->txerr_interrupt_mask)
 867                         mask |= AR_IMR_TXERR;
 868                 if (ah->txeol_interrupt_mask)
 869                         mask |= AR_IMR_TXEOL;
 870         }
 871         if (ints & ATH9K_INT_RX) {
 872                 if (AR_SREV_9300_20_OR_LATER(ah)) {
 873                         mask |= AR_IMR_RXERR | AR_IMR_RXOK_HP;
 874                         if (ah->config.rx_intr_mitigation) {
 875                                 mask &= ~AR_IMR_RXOK_LP;
 876                                 mask |=  AR_IMR_RXMINTR | AR_IMR_RXINTM;
 877                         } else {
 878                                 mask |= AR_IMR_RXOK_LP;
 879                         }
 880                 } else {
 881                         if (ah->config.rx_intr_mitigation)
 882                                 mask |= AR_IMR_RXMINTR | AR_IMR_RXINTM;
 883                         else
 884                                 mask |= AR_IMR_RXOK | AR_IMR_RXDESC;
 885                 }
 886                 if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP))
 887                         mask |= AR_IMR_GENTMR;
 888         }
 889
 890         if (ints & ATH9K_INT_GENTIMER)
 891                 mask |= AR_IMR_GENTMR;
 892
 893         if (ints & (ATH9K_INT_BMISC)) {
 894                 mask |= AR_IMR_BCNMISC;
 895                 if (ints & ATH9K_INT_TIM)
 896                         mask2 |= AR_IMR_S2_TIM;
 897                 if (ints & ATH9K_INT_DTIM)
 898                         mask2 |= AR_IMR_S2_DTIM;
 899                 if (ints & ATH9K_INT_DTIMSYNC)
 900                         mask2 |= AR_IMR_S2_DTIMSYNC;
 901                 if (ints & ATH9K_INT_CABEND)
 902                         mask2 |= AR_IMR_S2_CABEND;
 903                 if (ints & ATH9K_INT_TSFOOR)
 904                         mask2 |= AR_IMR_S2_TSFOOR;
 905         }
 906
 907         if (ints & (ATH9K_INT_GTT | ATH9K_INT_CST)) {
 908                 mask |= AR_IMR_BCNMISC;
 909                 if (ints & ATH9K_INT_GTT)
 910                         mask2 |= AR_IMR_S2_GTT;
 911                 if (ints & ATH9K_INT_CST)
 912                         mask2 |= AR_IMR_S2_CST;
 913         }
 914
 915         ath_dbg(common, INTERRUPT, "new IMR 0x%x\n", mask);
 916         REG_WRITE(ah, AR_IMR, mask);
 917         ah->imrs2_reg &= ~(AR_IMR_S2_TIM | AR_IMR_S2_DTIM | AR_IMR_S2_DTIMSYNC |
 918                            AR_IMR_S2_CABEND | AR_IMR_S2_CABTO |
 919                            AR_IMR_S2_TSFOOR | AR_IMR_S2_GTT | AR_IMR_S2_CST);
 920         ah->imrs2_reg |= mask2;
 921         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 922
 923         if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
 924                 if (ints & ATH9K_INT_TIM_TIMER)
 925                         REG_SET_BIT(ah, AR_IMR_S5, AR_IMR_S5_TIM_TIMER);
 926                 else
 927                         REG_CLR_BIT(ah, AR_IMR_S5, AR_IMR_S5_TIM_TIMER);
 928         }
 929
 930         return;
 931 }
 932 EXPORT_SYMBOL(ath9k_hw_set_interrupts);