drivers/net/ethernet/apm/xgene/xgene_enet_xgmac.c

   1 /* Applied Micro X-Gene SoC Ethernet Driver
   2  *
   3  * Copyright (c) 2014, Applied Micro Circuits Corporation
   4  * Authors: Iyappan Subramanian <isubramanian@apm.com>
   5  *          Keyur Chudgar <kchudgar@apm.com>
   6  *
   7  * This program is free software; you can redistribute  it and/or modify it
   8  * under  the terms of  the GNU General  Public License as published by the
   9  * Free Software Foundation;  either version 2 of the  License, or (at your
  10  * option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
  19  */
  20
  21 #include <linux/of_gpio.h>
  22 #include <linux/gpio.h>
  23 #include "xgene_enet_main.h"
  24 #include "xgene_enet_hw.h"
  25 #include "xgene_enet_xgmac.h"
  26
  27 static void xgene_enet_wr_csr(struct xgene_enet_pdata *pdata,
  28                               u32 offset, u32 val)
  29 {
  30         void __iomem *addr = pdata->eth_csr_addr + offset;
  31
  32         iowrite32(val, addr);
  33 }
  34
  35 static void xgene_enet_wr_ring_if(struct xgene_enet_pdata *pdata,
  36                                   u32 offset, u32 val)
  37 {
  38         void __iomem *addr = pdata->eth_ring_if_addr + offset;
  39
  40         iowrite32(val, addr);
  41 }
  42
  43 static void xgene_enet_wr_diag_csr(struct xgene_enet_pdata *pdata,
  44                                    u32 offset, u32 val)
  45 {
  46         void __iomem *addr = pdata->eth_diag_csr_addr + offset;
  47
  48         iowrite32(val, addr);
  49 }
  50
  51 static bool xgene_enet_wr_indirect(void __iomem *addr, void __iomem *wr,
  52                                    void __iomem *cmd, void __iomem *cmd_done,
  53                                    u32 wr_addr, u32 wr_data)
  54 {
  55         u32 done;
  56         u8 wait = 10;
  57
  58         iowrite32(wr_addr, addr);
  59         iowrite32(wr_data, wr);
  60         iowrite32(XGENE_ENET_WR_CMD, cmd);
  61
  62         /* wait for write command to complete */
  63         while (!(done = ioread32(cmd_done)) && wait--)
  64                 udelay(1);
  65
  66         if (!done)
  67                 return false;
  68
  69         iowrite32(0, cmd);
  70
  71         return true;
  72 }
  73
  74 static void xgene_enet_wr_mac(struct xgene_enet_pdata *pdata,
  75                               u32 wr_addr, u32 wr_data)
  76 {
  77         void __iomem *addr, *wr, *cmd, *cmd_done;
  78
  79         addr = pdata->mcx_mac_addr + MAC_ADDR_REG_OFFSET;
  80         wr = pdata->mcx_mac_addr + MAC_WRITE_REG_OFFSET;
  81         cmd = pdata->mcx_mac_addr + MAC_COMMAND_REG_OFFSET;
  82         cmd_done = pdata->mcx_mac_addr + MAC_COMMAND_DONE_REG_OFFSET;
  83
  84         if (!xgene_enet_wr_indirect(addr, wr, cmd, cmd_done, wr_addr, wr_data))
  85                 netdev_err(pdata->ndev, "MCX mac write failed, addr: %04x\n",
  86                            wr_addr);
  87 }
  88
  89 static void xgene_enet_wr_pcs(struct xgene_enet_pdata *pdata,
  90                               u32 wr_addr, u32 wr_data)
  91 {
  92         void __iomem *addr, *wr, *cmd, *cmd_done;
  93
  94         addr = pdata->pcs_addr + PCS_ADDR_REG_OFFSET;
  95         wr = pdata->pcs_addr + PCS_WRITE_REG_OFFSET;
  96         cmd = pdata->pcs_addr + PCS_COMMAND_REG_OFFSET;
  97         cmd_done = pdata->pcs_addr + PCS_COMMAND_DONE_REG_OFFSET;
  98
  99         if (!xgene_enet_wr_indirect(addr, wr, cmd, cmd_done, wr_addr, wr_data))
 100                 netdev_err(pdata->ndev, "PCS write failed, addr: %04x\n",
 101                            wr_addr);
 102 }
 103
 104 static void xgene_enet_wr_axg_csr(struct xgene_enet_pdata *pdata,
 105                                   u32 offset, u32 val)
 106 {
 107         void __iomem *addr = pdata->mcx_mac_csr_addr + offset;
 108
 109         iowrite32(val, addr);
 110 }
 111
 112 static void xgene_enet_rd_csr(struct xgene_enet_pdata *pdata,
 113                               u32 offset, u32 *val)
 114 {
 115         void __iomem *addr = pdata->eth_csr_addr + offset;
 116
 117         *val = ioread32(addr);
 118 }
 119
 120 static void xgene_enet_rd_diag_csr(struct xgene_enet_pdata *pdata,
 121                                    u32 offset, u32 *val)
 122 {
 123         void __iomem *addr = pdata->eth_diag_csr_addr + offset;
 124
 125         *val = ioread32(addr);
 126 }
 127
 128 static bool xgene_enet_rd_indirect(void __iomem *addr, void __iomem *rd,
 129                                    void __iomem *cmd, void __iomem *cmd_done,
 130                                    u32 rd_addr, u32 *rd_data)
 131 {
 132         u32 done;
 133         u8 wait = 10;
 134
 135         iowrite32(rd_addr, addr);
 136         iowrite32(XGENE_ENET_RD_CMD, cmd);
 137
 138         /* wait for read command to complete */
 139         while (!(done = ioread32(cmd_done)) && wait--)
 140                 udelay(1);
 141
 142         if (!done)
 143                 return false;
 144
 145         *rd_data = ioread32(rd);
 146         iowrite32(0, cmd);
 147
 148         return true;
 149 }
 150
 151 static void xgene_enet_rd_mac(struct xgene_enet_pdata *pdata,
 152                               u32 rd_addr, u32 *rd_data)
 153 {
 154         void __iomem *addr, *rd, *cmd, *cmd_done;
 155
 156         addr = pdata->mcx_mac_addr + MAC_ADDR_REG_OFFSET;
 157         rd = pdata->mcx_mac_addr + MAC_READ_REG_OFFSET;
 158         cmd = pdata->mcx_mac_addr + MAC_COMMAND_REG_OFFSET;
 159         cmd_done = pdata->mcx_mac_addr + MAC_COMMAND_DONE_REG_OFFSET;
 160
 161         if (!xgene_enet_rd_indirect(addr, rd, cmd, cmd_done, rd_addr, rd_data))
 162                 netdev_err(pdata->ndev, "MCX mac read failed, addr: %04x\n",
 163                            rd_addr);
 164 }
 165
 166 static bool xgene_enet_rd_pcs(struct xgene_enet_pdata *pdata,
 167                               u32 rd_addr, u32 *rd_data)
 168 {
 169         void __iomem *addr, *rd, *cmd, *cmd_done;
 170         bool success;
 171
 172         addr = pdata->pcs_addr + PCS_ADDR_REG_OFFSET;
 173         rd = pdata->pcs_addr + PCS_READ_REG_OFFSET;
 174         cmd = pdata->pcs_addr + PCS_COMMAND_REG_OFFSET;
 175         cmd_done = pdata->pcs_addr + PCS_COMMAND_DONE_REG_OFFSET;
 176
 177         success = xgene_enet_rd_indirect(addr, rd, cmd, cmd_done, rd_addr, rd_data);
 178         if (!success)
 179                 netdev_err(pdata->ndev, "PCS read failed, addr: %04x\n",
 180                            rd_addr);
 181
 182         return success;
 183 }
 184
 185 static void xgene_enet_rd_axg_csr(struct xgene_enet_pdata *pdata,
 186                                   u32 offset, u32 *val)
 187 {
 188         void __iomem *addr = pdata->mcx_mac_csr_addr + offset;
 189
 190         *val = ioread32(addr);
 191 }
 192
 193 static int xgene_enet_ecc_init(struct xgene_enet_pdata *pdata)
 194 {
 195         struct net_device *ndev = pdata->ndev;
 196         u32 data;
 197         u8 wait = 10;
 198
 199         xgene_enet_wr_diag_csr(pdata, ENET_CFG_MEM_RAM_SHUTDOWN_ADDR, 0x0);
 200         do {
 201                 usleep_range(100, 110);
 202                 xgene_enet_rd_diag_csr(pdata, ENET_BLOCK_MEM_RDY_ADDR, &data);
 203         } while ((data != 0xffffffff) && wait--);
 204
 205         if (data != 0xffffffff) {
 206                 netdev_err(ndev, "Failed to release memory from shutdown\n");
 207                 return -ENODEV;
 208         }
 209
 210         return 0;
 211 }
 212
 213 static void xgene_enet_config_ring_if_assoc(struct xgene_enet_pdata *pdata)
 214 {
 215         xgene_enet_wr_ring_if(pdata, ENET_CFGSSQMIWQASSOC_ADDR, 0);
 216         xgene_enet_wr_ring_if(pdata, ENET_CFGSSQMIFPQASSOC_ADDR, 0);
 217         xgene_enet_wr_ring_if(pdata, ENET_CFGSSQMIQMLITEWQASSOC_ADDR, 0);
 218         xgene_enet_wr_ring_if(pdata, ENET_CFGSSQMIQMLITEFPQASSOC_ADDR, 0);
 219 }
 220
 221 static void xgene_xgmac_reset(struct xgene_enet_pdata *pdata)
 222 {
 223         xgene_enet_wr_mac(pdata, AXGMAC_CONFIG_0, HSTMACRST);
 224         xgene_enet_wr_mac(pdata, AXGMAC_CONFIG_0, 0);
 225 }
 226
 227 static void xgene_pcs_reset(struct xgene_enet_pdata *pdata)
 228 {
 229         u32 data;
 230
 231         if (!xgene_enet_rd_pcs(pdata, PCS_CONTROL_1, &data))
 232                 return;
 233
 234         xgene_enet_wr_pcs(pdata, PCS_CONTROL_1, data | PCS_CTRL_PCS_RST);
 235         xgene_enet_wr_pcs(pdata, PCS_CONTROL_1, data & ~PCS_CTRL_PCS_RST);
 236 }
 237
 238 static void xgene_xgmac_set_mac_addr(struct xgene_enet_pdata *pdata)
 239 {
 240         u32 addr0, addr1;
 241         u8 *dev_addr = pdata->ndev->dev_addr;
 242
 243         addr0 = (dev_addr[3] << 24) | (dev_addr[2] << 16) |
 244                 (dev_addr[1] << 8) | dev_addr[0];
 245         addr1 = (dev_addr[5] << 24) | (dev_addr[4] << 16);
 246
 247         xgene_enet_wr_mac(pdata, HSTMACADR_LSW_ADDR, addr0);
 248         xgene_enet_wr_mac(pdata, HSTMACADR_MSW_ADDR, addr1);
 249 }
 250
 251 static void xgene_xgmac_set_mss(struct xgene_enet_pdata *pdata,
 252                                 u16 mss, u8 index)
 253 {
 254         u8 offset;
 255         u32 data;
 256
 257         offset = (index < 2) ? 0 : 4;
 258         xgene_enet_rd_csr(pdata, XG_TSIF_MSS_REG0_ADDR + offset, &data);
 259
 260         if (!(index & 0x1))
 261                 data = SET_VAL(TSO_MSS1, data >> TSO_MSS1_POS) |
 262                         SET_VAL(TSO_MSS0, mss);
 263         else
 264                 data = SET_VAL(TSO_MSS1, mss) | SET_VAL(TSO_MSS0, data);
 265
 266         xgene_enet_wr_csr(pdata, XG_TSIF_MSS_REG0_ADDR + offset, data);
 267 }
 268
 269 static void xgene_xgmac_set_frame_size(struct xgene_enet_pdata *pdata, int size)
 270 {
 271         xgene_enet_wr_mac(pdata, HSTMAXFRAME_LENGTH_ADDR,
 272                           ((((size + 2) >> 2) << 16) | size));
 273 }
 274
 275 static u32 xgene_enet_link_status(struct xgene_enet_pdata *pdata)
 276 {
 277         u32 data;
 278
 279         xgene_enet_rd_csr(pdata, XG_LINK_STATUS_ADDR, &data);
 280
 281         return data;
 282 }
 283
 284 static void xgene_xgmac_enable_tx_pause(struct xgene_enet_pdata *pdata,
 285                                         bool enable)
 286 {
 287         u32 data;
 288
 289         xgene_enet_rd_axg_csr(pdata, XGENET_CSR_ECM_CFG_0_ADDR, &data);
 290
 291         if (enable)
 292                 data |= MULTI_DPF_AUTOCTRL | PAUSE_XON_EN;
 293         else
 294                 data &= ~(MULTI_DPF_AUTOCTRL | PAUSE_XON_EN);
 295
 296         xgene_enet_wr_axg_csr(pdata, XGENET_CSR_ECM_CFG_0_ADDR, data);
 297 }
 298
 299 static void xgene_xgmac_flowctl_tx(struct xgene_enet_pdata *pdata, bool enable)
 300 {
 301         u32 data;
 302
 303         xgene_enet_rd_mac(pdata, AXGMAC_CONFIG_1, &data);
 304
 305         if (enable)
 306                 data |= HSTTCTLEN;
 307         else
 308                 data &= ~HSTTCTLEN;
 309
 310         xgene_enet_wr_mac(pdata, AXGMAC_CONFIG_1, data);
 311
 312         pdata->mac_ops->enable_tx_pause(pdata, enable);
 313 }
 314
 315 static void xgene_xgmac_flowctl_rx(struct xgene_enet_pdata *pdata, bool enable)
 316 {
 317         u32 data;
 318
 319         xgene_enet_rd_mac(pdata, AXGMAC_CONFIG_1, &data);
 320
 321         if (enable)
 322                 data |= HSTRCTLEN;
 323         else
 324                 data &= ~HSTRCTLEN;
 325
 326         xgene_enet_wr_mac(pdata, AXGMAC_CONFIG_1, data);
 327 }
 328
 329 static void xgene_xgmac_init(struct xgene_enet_pdata *pdata)
 330 {
 331         u32 data;
 332
 333         xgene_xgmac_reset(pdata);
 334
 335         xgene_enet_rd_mac(pdata, AXGMAC_CONFIG_1, &data);
 336         data |= HSTPPEN;
 337         data &= ~HSTLENCHK;
 338         xgene_enet_wr_mac(pdata, AXGMAC_CONFIG_1, data);
 339
 340         xgene_xgmac_set_mac_addr(pdata);
 341
 342         xgene_enet_rd_csr(pdata, XG_RSIF_CONFIG_REG_ADDR, &data);
 343         data |= CFG_RSIF_FPBUFF_TIMEOUT_EN;
 344         xgene_enet_wr_csr(pdata, XG_RSIF_CONFIG_REG_ADDR, data);
 345
 346         xgene_enet_rd_csr(pdata, XG_ENET_SPARE_CFG_REG_ADDR, &data);
 347         data |= BIT(12);
 348         xgene_enet_wr_csr(pdata, XG_ENET_SPARE_CFG_REG_ADDR, data);
 349         xgene_enet_wr_csr(pdata, XG_ENET_SPARE_CFG_REG_1_ADDR, 0x82);
 350         xgene_enet_wr_csr(pdata, XGENET_RX_DV_GATE_REG_0_ADDR, 0);
 351         xgene_enet_wr_csr(pdata, XG_CFG_BYPASS_ADDR, RESUME_TX);
 352
 353         /* Configure HW pause frame generation */
 354         xgene_enet_rd_axg_csr(pdata, XGENET_CSR_MULTI_DPF0_ADDR, &data);
 355         data = (DEF_QUANTA << 16) | (data & 0xFFFF);
 356         xgene_enet_wr_axg_csr(pdata, XGENET_CSR_MULTI_DPF0_ADDR, data);
 357
 358         if (pdata->enet_id != XGENE_ENET1) {
 359                 xgene_enet_rd_axg_csr(pdata, XGENET_CSR_MULTI_DPF1_ADDR, &data);
 360                 data = (NORM_PAUSE_OPCODE << 16) | (data & 0xFFFF);
 361                 xgene_enet_wr_axg_csr(pdata, XGENET_CSR_MULTI_DPF1_ADDR, data);
 362         }
 363
 364         data = (XG_DEF_PAUSE_OFF_THRES << 16) | XG_DEF_PAUSE_THRES;
 365         xgene_enet_wr_csr(pdata, XG_RXBUF_PAUSE_THRESH, data);
 366
 367         xgene_xgmac_flowctl_tx(pdata, pdata->tx_pause);
 368         xgene_xgmac_flowctl_rx(pdata, pdata->rx_pause);
 369 }
 370
 371 static void xgene_xgmac_rx_enable(struct xgene_enet_pdata *pdata)
 372 {
 373         u32 data;
 374
 375         xgene_enet_rd_mac(pdata, AXGMAC_CONFIG_1, &data);
 376         xgene_enet_wr_mac(pdata, AXGMAC_CONFIG_1, data | HSTRFEN);
 377 }
 378
 379 static void xgene_xgmac_tx_enable(struct xgene_enet_pdata *pdata)
 380 {
 381         u32 data;
 382
 383         xgene_enet_rd_mac(pdata, AXGMAC_CONFIG_1, &data);
 384         xgene_enet_wr_mac(pdata, AXGMAC_CONFIG_1, data | HSTTFEN);
 385 }
 386
 387 static void xgene_xgmac_rx_disable(struct xgene_enet_pdata *pdata)
 388 {
 389         u32 data;
 390
 391         xgene_enet_rd_mac(pdata, AXGMAC_CONFIG_1, &data);
 392         xgene_enet_wr_mac(pdata, AXGMAC_CONFIG_1, data & ~HSTRFEN);
 393 }
 394
 395 static void xgene_xgmac_tx_disable(struct xgene_enet_pdata *pdata)
 396 {
 397         u32 data;
 398
 399         xgene_enet_rd_mac(pdata, AXGMAC_CONFIG_1, &data);
 400         xgene_enet_wr_mac(pdata, AXGMAC_CONFIG_1, data & ~HSTTFEN);
 401 }
 402
 403 static int xgene_enet_reset(struct xgene_enet_pdata *pdata)
 404 {
 405         struct device *dev = &pdata->pdev->dev;
 406
 407         if (!xgene_ring_mgr_init(pdata))
 408                 return -ENODEV;
 409
 410         if (dev->of_node) {
 411                 clk_prepare_enable(pdata->clk);
 412                 udelay(5);
 413                 clk_disable_unprepare(pdata->clk);
 414                 udelay(5);
 415                 clk_prepare_enable(pdata->clk);
 416                 udelay(5);
 417         } else {
 418 #ifdef CONFIG_ACPI
 419                 if (acpi_has_method(ACPI_HANDLE(&pdata->pdev->dev), "_RST")) {
 420                         acpi_evaluate_object(ACPI_HANDLE(&pdata->pdev->dev),
 421                                              "_RST", NULL, NULL);
 422                 } else if (acpi_has_method(ACPI_HANDLE(&pdata->pdev->dev),
 423                                            "_INI")) {
 424                         acpi_evaluate_object(ACPI_HANDLE(&pdata->pdev->dev),
 425                                              "_INI", NULL, NULL);
 426                 }
 427 #endif
 428         }
 429
 430         xgene_enet_ecc_init(pdata);
 431         xgene_enet_config_ring_if_assoc(pdata);
 432
 433         return 0;
 434 }
 435
 436 static void xgene_enet_xgcle_bypass(struct xgene_enet_pdata *pdata,
 437                                     u32 dst_ring_num, u16 bufpool_id,
 438                                     u16 nxtbufpool_id)
 439 {
 440         u32 cb, fpsel, nxtfpsel;
 441
 442         xgene_enet_rd_csr(pdata, XCLE_BYPASS_REG0_ADDR, &cb);
 443         cb |= CFG_CLE_BYPASS_EN0;
 444         CFG_CLE_IP_PROTOCOL0_SET(&cb, 3);
 445         xgene_enet_wr_csr(pdata, XCLE_BYPASS_REG0_ADDR, cb);
 446
 447         fpsel = xgene_enet_get_fpsel(bufpool_id);
 448         nxtfpsel = xgene_enet_get_fpsel(nxtbufpool_id);
 449         xgene_enet_rd_csr(pdata, XCLE_BYPASS_REG1_ADDR, &cb);
 450         CFG_CLE_DSTQID0_SET(&cb, dst_ring_num);
 451         CFG_CLE_FPSEL0_SET(&cb, fpsel);
 452         CFG_CLE_NXTFPSEL0_SET(&cb, nxtfpsel);
 453         xgene_enet_wr_csr(pdata, XCLE_BYPASS_REG1_ADDR, cb);
 454         pr_info("+ cle_bypass: fpsel: %d nxtfpsel: %d\n", fpsel, nxtfpsel);
 455 }
 456
 457 static void xgene_enet_shutdown(struct xgene_enet_pdata *pdata)
 458 {
 459         struct device *dev = &pdata->pdev->dev;
 460         struct xgene_enet_desc_ring *ring;
 461         u32 pb;
 462         int i;
 463
 464         pb = 0;
 465         for (i = 0; i < pdata->rxq_cnt; i++) {
 466                 ring = pdata->rx_ring[i]->buf_pool;
 467                 pb |= BIT(xgene_enet_get_fpsel(ring->id));
 468                 ring = pdata->rx_ring[i]->page_pool;
 469                 if (ring)
 470                         pb |= BIT(xgene_enet_get_fpsel(ring->id));
 471         }
 472         xgene_enet_wr_ring_if(pdata, ENET_CFGSSQMIFPRESET_ADDR, pb);
 473
 474         pb = 0;
 475         for (i = 0; i < pdata->txq_cnt; i++) {
 476                 ring = pdata->tx_ring[i];
 477                 pb |= BIT(xgene_enet_ring_bufnum(ring->id));
 478         }
 479         xgene_enet_wr_ring_if(pdata, ENET_CFGSSQMIWQRESET_ADDR, pb);
 480
 481         if (dev->of_node) {
 482                 if (!IS_ERR(pdata->clk))
 483                         clk_disable_unprepare(pdata->clk);
 484         }
 485 }
 486
 487 static void xgene_enet_clear(struct xgene_enet_pdata *pdata,
 488                              struct xgene_enet_desc_ring *ring)
 489 {
 490         u32 addr, data;
 491
 492         if (xgene_enet_is_bufpool(ring->id)) {
 493                 addr = ENET_CFGSSQMIFPRESET_ADDR;
 494                 data = BIT(xgene_enet_get_fpsel(ring->id));
 495         } else {
 496                 addr = ENET_CFGSSQMIWQRESET_ADDR;
 497                 data = BIT(xgene_enet_ring_bufnum(ring->id));
 498         }
 499
 500         xgene_enet_wr_ring_if(pdata, addr, data);
 501 }
 502
 503 static int xgene_enet_gpio_lookup(struct xgene_enet_pdata *pdata)
 504 {
 505         struct device *dev = &pdata->pdev->dev;
 506
 507         pdata->sfp_rdy = gpiod_get(dev, "rxlos", GPIOD_IN);
 508         if (IS_ERR(pdata->sfp_rdy))
 509                 pdata->sfp_rdy = gpiod_get(dev, "sfp", GPIOD_IN);
 510
 511         if (IS_ERR(pdata->sfp_rdy))
 512                 return -ENODEV;
 513
 514         return 0;
 515 }
 516
 517 static void xgene_enet_link_state(struct work_struct *work)
 518 {
 519         struct xgene_enet_pdata *pdata = container_of(to_delayed_work(work),
 520                                          struct xgene_enet_pdata, link_work);
 521         struct net_device *ndev = pdata->ndev;
 522         u32 link_status, poll_interval;
 523
 524         link_status = xgene_enet_link_status(pdata);
 525         if (pdata->sfp_gpio_en && link_status &&
 526             (!IS_ERR(pdata->sfp_rdy) || !xgene_enet_gpio_lookup(pdata)) &&
 527             !gpiod_get_value(pdata->sfp_rdy))
 528                 link_status = 0;
 529
 530         if (link_status) {
 531                 if (!netif_carrier_ok(ndev)) {
 532                         netif_carrier_on(ndev);
 533                         xgene_xgmac_rx_enable(pdata);
 534                         xgene_xgmac_tx_enable(pdata);
 535                         netdev_info(ndev, "Link is Up - 10Gbps\n");
 536                 }
 537                 poll_interval = PHY_POLL_LINK_ON;
 538         } else {
 539                 if (netif_carrier_ok(ndev)) {
 540                         xgene_xgmac_rx_disable(pdata);
 541                         xgene_xgmac_tx_disable(pdata);
 542                         netif_carrier_off(ndev);
 543                         netdev_info(ndev, "Link is Down\n");
 544                 }
 545                 poll_interval = PHY_POLL_LINK_OFF;
 546
 547                 xgene_pcs_reset(pdata);
 548         }
 549
 550         schedule_delayed_work(&pdata->link_work, poll_interval);
 551 }
 552
 553 const struct xgene_mac_ops xgene_xgmac_ops = {
 554         .init = xgene_xgmac_init,
 555         .reset = xgene_xgmac_reset,
 556         .rx_enable = xgene_xgmac_rx_enable,
 557         .tx_enable = xgene_xgmac_tx_enable,
 558         .rx_disable = xgene_xgmac_rx_disable,
 559         .tx_disable = xgene_xgmac_tx_disable,
 560         .set_mac_addr = xgene_xgmac_set_mac_addr,
 561         .set_framesize = xgene_xgmac_set_frame_size,
 562         .set_mss = xgene_xgmac_set_mss,
 563         .link_state = xgene_enet_link_state,
 564         .enable_tx_pause = xgene_xgmac_enable_tx_pause,
 565         .flowctl_rx = xgene_xgmac_flowctl_rx,
 566         .flowctl_tx = xgene_xgmac_flowctl_tx
 567 };
 568
 569 const struct xgene_port_ops xgene_xgport_ops = {
 570         .reset = xgene_enet_reset,
 571         .clear = xgene_enet_clear,
 572         .cle_bypass = xgene_enet_xgcle_bypass,
 573         .shutdown = xgene_enet_shutdown,
 574 };