drivers/clk/samsung/clk-exynos4.c

   1 /*
   2  * Copyright (c) 2013 Samsung Electronics Co., Ltd.
   3  * Copyright (c) 2013 Linaro Ltd.
   4  * Author: Thomas Abraham <thomas.ab@samsung.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  *
  10  * Common Clock Framework support for all Exynos4 SoCs.
  11 */
  12
  13 #include <dt-bindings/clock/exynos4.h>
  14 #include <linux/clk.h>
  15 #include <linux/clkdev.h>
  16 #include <linux/clk-provider.h>
  17 #include <linux/of.h>
  18 #include <linux/of_address.h>
  19 #include <linux/syscore_ops.h>
  20
  21 #include "clk.h"
  22
  23 /* Exynos4 clock controller register offsets */
  24 #define SRC_LEFTBUS             0x4200
  25 #define DIV_LEFTBUS             0x4500
  26 #define GATE_IP_LEFTBUS         0x4800
  27 #define E4X12_GATE_IP_IMAGE     0x4930
  28 #define SRC_RIGHTBUS            0x8200
  29 #define DIV_RIGHTBUS            0x8500
  30 #define GATE_IP_RIGHTBUS        0x8800
  31 #define E4X12_GATE_IP_PERIR     0x8960
  32 #define EPLL_LOCK               0xc010
  33 #define VPLL_LOCK               0xc020
  34 #define EPLL_CON0               0xc110
  35 #define EPLL_CON1               0xc114
  36 #define EPLL_CON2               0xc118
  37 #define VPLL_CON0               0xc120
  38 #define VPLL_CON1               0xc124
  39 #define VPLL_CON2               0xc128
  40 #define SRC_TOP0                0xc210
  41 #define SRC_TOP1                0xc214
  42 #define SRC_CAM                 0xc220
  43 #define SRC_TV                  0xc224
  44 #define SRC_MFC                 0xc228
  45 #define SRC_G3D                 0xc22c
  46 #define E4210_SRC_IMAGE         0xc230
  47 #define SRC_LCD0                0xc234
  48 #define E4210_SRC_LCD1          0xc238
  49 #define E4X12_SRC_ISP           0xc238
  50 #define SRC_MAUDIO              0xc23c
  51 #define SRC_FSYS                0xc240
  52 #define SRC_PERIL0              0xc250
  53 #define SRC_PERIL1              0xc254
  54 #define E4X12_SRC_CAM1          0xc258
  55 #define SRC_MASK_TOP            0xc310
  56 #define SRC_MASK_CAM            0xc320
  57 #define SRC_MASK_TV             0xc324
  58 #define SRC_MASK_LCD0           0xc334
  59 #define E4210_SRC_MASK_LCD1     0xc338
  60 #define E4X12_SRC_MASK_ISP      0xc338
  61 #define SRC_MASK_MAUDIO         0xc33c
  62 #define SRC_MASK_FSYS           0xc340
  63 #define SRC_MASK_PERIL0         0xc350
  64 #define SRC_MASK_PERIL1         0xc354
  65 #define DIV_TOP                 0xc510
  66 #define DIV_CAM                 0xc520
  67 #define DIV_TV                  0xc524
  68 #define DIV_MFC                 0xc528
  69 #define DIV_G3D                 0xc52c
  70 #define DIV_IMAGE               0xc530
  71 #define DIV_LCD0                0xc534
  72 #define E4210_DIV_LCD1          0xc538
  73 #define E4X12_DIV_ISP           0xc538
  74 #define DIV_MAUDIO              0xc53c
  75 #define DIV_FSYS0               0xc540
  76 #define DIV_FSYS1               0xc544
  77 #define DIV_FSYS2               0xc548
  78 #define DIV_FSYS3               0xc54c
  79 #define DIV_PERIL0              0xc550
  80 #define DIV_PERIL1              0xc554
  81 #define DIV_PERIL2              0xc558
  82 #define DIV_PERIL3              0xc55c
  83 #define DIV_PERIL4              0xc560
  84 #define DIV_PERIL5              0xc564
  85 #define E4X12_DIV_CAM1          0xc568
  86 #define E4X12_GATE_BUS_FSYS1    0xc744
  87 #define GATE_SCLK_CAM           0xc820
  88 #define GATE_IP_CAM             0xc920
  89 #define GATE_IP_TV              0xc924
  90 #define GATE_IP_MFC             0xc928
  91 #define GATE_IP_G3D             0xc92c
  92 #define E4210_GATE_IP_IMAGE     0xc930
  93 #define GATE_IP_LCD0            0xc934
  94 #define E4210_GATE_IP_LCD1      0xc938
  95 #define E4X12_GATE_IP_ISP       0xc938
  96 #define E4X12_GATE_IP_MAUDIO    0xc93c
  97 #define GATE_IP_FSYS            0xc940
  98 #define GATE_IP_GPS             0xc94c
  99 #define GATE_IP_PERIL           0xc950
 100 #define E4210_GATE_IP_PERIR     0xc960
 101 #define GATE_BLOCK              0xc970
 102 #define E4X12_MPLL_LOCK         0x10008
 103 #define E4X12_MPLL_CON0         0x10108
 104 #define SRC_DMC                 0x10200
 105 #define SRC_MASK_DMC            0x10300
 106 #define DIV_DMC0                0x10500
 107 #define DIV_DMC1                0x10504
 108 #define GATE_IP_DMC             0x10900
 109 #define APLL_LOCK               0x14000
 110 #define E4210_MPLL_LOCK         0x14008
 111 #define APLL_CON0               0x14100
 112 #define E4210_MPLL_CON0         0x14108
 113 #define SRC_CPU                 0x14200
 114 #define DIV_CPU0                0x14500
 115 #define DIV_CPU1                0x14504
 116 #define GATE_SCLK_CPU           0x14800
 117 #define GATE_IP_CPU             0x14900
 118 #define E4X12_DIV_ISP0          0x18300
 119 #define E4X12_DIV_ISP1          0x18304
 120 #define E4X12_GATE_ISP0         0x18800
 121 #define E4X12_GATE_ISP1         0x18804
 122
 123 /* the exynos4 soc type */
 124 enum exynos4_soc {
 125         EXYNOS4210,
 126         EXYNOS4X12,
 127 };
 128
 129 /* list of PLLs to be registered */
 130 enum exynos4_plls {
 131         apll, mpll, epll, vpll,
 132         nr_plls                 /* number of PLLs */
 133 };
 134
 135 static void __iomem *reg_base;
 136 static enum exynos4_soc exynos4_soc;
 137
 138 /*
 139  * Support for CMU save/restore across system suspends
 140  */
 141 #ifdef CONFIG_PM_SLEEP
 142 static struct samsung_clk_reg_dump *exynos4_save_common;
 143 static struct samsung_clk_reg_dump *exynos4_save_soc;
 144 static struct samsung_clk_reg_dump *exynos4_save_pll;
 145
 146 /*
 147  * list of controller registers to be saved and restored during a
 148  * suspend/resume cycle.
 149  */
 150 static unsigned long exynos4210_clk_save[] __initdata = {
 151         E4210_SRC_IMAGE,
 152         E4210_SRC_LCD1,
 153         E4210_SRC_MASK_LCD1,
 154         E4210_DIV_LCD1,
 155         E4210_GATE_IP_IMAGE,
 156         E4210_GATE_IP_LCD1,
 157         E4210_GATE_IP_PERIR,
 158         E4210_MPLL_CON0,
 159 };
 160
 161 static unsigned long exynos4x12_clk_save[] __initdata = {
 162         E4X12_GATE_IP_IMAGE,
 163         E4X12_GATE_IP_PERIR,
 164         E4X12_SRC_CAM1,
 165         E4X12_DIV_ISP,
 166         E4X12_DIV_CAM1,
 167         E4X12_MPLL_CON0,
 168 };
 169
 170 static unsigned long exynos4_clk_pll_regs[] __initdata = {
 171         EPLL_LOCK,
 172         VPLL_LOCK,
 173         EPLL_CON0,
 174         EPLL_CON1,
 175         EPLL_CON2,
 176         VPLL_CON0,
 177         VPLL_CON1,
 178         VPLL_CON2,
 179 };
 180
 181 static unsigned long exynos4_clk_regs[] __initdata = {
 182         SRC_LEFTBUS,
 183         DIV_LEFTBUS,
 184         GATE_IP_LEFTBUS,
 185         SRC_RIGHTBUS,
 186         DIV_RIGHTBUS,
 187         GATE_IP_RIGHTBUS,
 188         SRC_TOP0,
 189         SRC_TOP1,
 190         SRC_CAM,
 191         SRC_TV,
 192         SRC_MFC,
 193         SRC_G3D,
 194         SRC_LCD0,
 195         SRC_MAUDIO,
 196         SRC_FSYS,
 197         SRC_PERIL0,
 198         SRC_PERIL1,
 199         SRC_MASK_TOP,
 200         SRC_MASK_CAM,
 201         SRC_MASK_TV,
 202         SRC_MASK_LCD0,
 203         SRC_MASK_MAUDIO,
 204         SRC_MASK_FSYS,
 205         SRC_MASK_PERIL0,
 206         SRC_MASK_PERIL1,
 207         DIV_TOP,
 208         DIV_CAM,
 209         DIV_TV,
 210         DIV_MFC,
 211         DIV_G3D,
 212         DIV_IMAGE,
 213         DIV_LCD0,
 214         DIV_MAUDIO,
 215         DIV_FSYS0,
 216         DIV_FSYS1,
 217         DIV_FSYS2,
 218         DIV_FSYS3,
 219         DIV_PERIL0,
 220         DIV_PERIL1,
 221         DIV_PERIL2,
 222         DIV_PERIL3,
 223         DIV_PERIL4,
 224         DIV_PERIL5,
 225         GATE_SCLK_CAM,
 226         GATE_IP_CAM,
 227         GATE_IP_TV,
 228         GATE_IP_MFC,
 229         GATE_IP_G3D,
 230         GATE_IP_LCD0,
 231         GATE_IP_FSYS,
 232         GATE_IP_GPS,
 233         GATE_IP_PERIL,
 234         GATE_BLOCK,
 235         SRC_MASK_DMC,
 236         SRC_DMC,
 237         DIV_DMC0,
 238         DIV_DMC1,
 239         GATE_IP_DMC,
 240         APLL_CON0,
 241         SRC_CPU,
 242         DIV_CPU0,
 243         DIV_CPU1,
 244         GATE_SCLK_CPU,
 245         GATE_IP_CPU,
 246 };
 247
 248 static const struct samsung_clk_reg_dump src_mask_suspend[] = {
 249         { .offset = SRC_MASK_TOP,               .value = 0x00000001, },
 250         { .offset = SRC_MASK_CAM,               .value = 0x11111111, },
 251         { .offset = SRC_MASK_TV,                .value = 0x00000111, },
 252         { .offset = SRC_MASK_LCD0,              .value = 0x00001111, },
 253         { .offset = SRC_MASK_MAUDIO,            .value = 0x00000001, },
 254         { .offset = SRC_MASK_FSYS,              .value = 0x01011111, },
 255         { .offset = SRC_MASK_PERIL0,            .value = 0x01111111, },
 256         { .offset = SRC_MASK_PERIL1,            .value = 0x01110111, },
 257         { .offset = SRC_MASK_DMC,               .value = 0x00010000, },
 258 };
 259
 260 static const struct samsung_clk_reg_dump src_mask_suspend_e4210[] = {
 261         { .offset = E4210_SRC_MASK_LCD1,        .value = 0x00001111, },
 262 };
 263
 264 #define PLL_ENABLED     (1 << 31)
 265 #define PLL_LOCKED      (1 << 29)
 266
 267 static void exynos4_clk_wait_for_pll(u32 reg)
 268 {
 269         u32 pll_con;
 270
 271         pll_con = readl(reg_base + reg);
 272         if (!(pll_con & PLL_ENABLED))
 273                 return;
 274
 275         while (!(pll_con & PLL_LOCKED)) {
 276                 cpu_relax();
 277                 pll_con = readl(reg_base + reg);
 278         }
 279 }
 280
 281 static int exynos4_clk_suspend(void)
 282 {
 283         samsung_clk_save(reg_base, exynos4_save_common,
 284                                 ARRAY_SIZE(exynos4_clk_regs));
 285         samsung_clk_save(reg_base, exynos4_save_pll,
 286                                 ARRAY_SIZE(exynos4_clk_pll_regs));
 287
 288         if (exynos4_soc == EXYNOS4210) {
 289                 samsung_clk_save(reg_base, exynos4_save_soc,
 290                                         ARRAY_SIZE(exynos4210_clk_save));
 291                 samsung_clk_restore(reg_base, src_mask_suspend_e4210,
 292                                         ARRAY_SIZE(src_mask_suspend_e4210));
 293         } else {
 294                 samsung_clk_save(reg_base, exynos4_save_soc,
 295                                         ARRAY_SIZE(exynos4x12_clk_save));
 296         }
 297
 298         samsung_clk_restore(reg_base, src_mask_suspend,
 299                                         ARRAY_SIZE(src_mask_suspend));
 300
 301         return 0;
 302 }
 303
 304 static void exynos4_clk_resume(void)
 305 {
 306         samsung_clk_restore(reg_base, exynos4_save_pll,
 307                                 ARRAY_SIZE(exynos4_clk_pll_regs));
 308
 309         exynos4_clk_wait_for_pll(EPLL_CON0);
 310         exynos4_clk_wait_for_pll(VPLL_CON0);
 311
 312         samsung_clk_restore(reg_base, exynos4_save_common,
 313                                 ARRAY_SIZE(exynos4_clk_regs));
 314
 315         if (exynos4_soc == EXYNOS4210)
 316                 samsung_clk_restore(reg_base, exynos4_save_soc,
 317                                         ARRAY_SIZE(exynos4210_clk_save));
 318         else
 319                 samsung_clk_restore(reg_base, exynos4_save_soc,
 320                                         ARRAY_SIZE(exynos4x12_clk_save));
 321 }
 322
 323 static struct syscore_ops exynos4_clk_syscore_ops = {
 324         .suspend = exynos4_clk_suspend,
 325         .resume = exynos4_clk_resume,
 326 };
 327
 328 static void __init exynos4_clk_sleep_init(void)
 329 {
 330         exynos4_save_common = samsung_clk_alloc_reg_dump(exynos4_clk_regs,
 331                                         ARRAY_SIZE(exynos4_clk_regs));
 332         if (!exynos4_save_common)
 333                 goto err_warn;
 334
 335         if (exynos4_soc == EXYNOS4210)
 336                 exynos4_save_soc = samsung_clk_alloc_reg_dump(
 337                                         exynos4210_clk_save,
 338                                         ARRAY_SIZE(exynos4210_clk_save));
 339         else
 340                 exynos4_save_soc = samsung_clk_alloc_reg_dump(
 341                                         exynos4x12_clk_save,
 342                                         ARRAY_SIZE(exynos4x12_clk_save));
 343         if (!exynos4_save_soc)
 344                 goto err_common;
 345
 346         exynos4_save_pll = samsung_clk_alloc_reg_dump(exynos4_clk_pll_regs,
 347                                         ARRAY_SIZE(exynos4_clk_pll_regs));
 348         if (!exynos4_save_pll)
 349                 goto err_soc;
 350
 351         register_syscore_ops(&exynos4_clk_syscore_ops);
 352         return;
 353
 354 err_soc:
 355         kfree(exynos4_save_soc);
 356 err_common:
 357         kfree(exynos4_save_common);
 358 err_warn:
 359         pr_warn("%s: failed to allocate sleep save data, no sleep support!\n",
 360                 __func__);
 361 }
 362 #else
 363 static void __init exynos4_clk_sleep_init(void) {}
 364 #endif
 365
 366 /* list of all parent clock list */
 367 PNAME(mout_apll_p)      = { "fin_pll", "fout_apll", };
 368 PNAME(mout_mpll_p)      = { "fin_pll", "fout_mpll", };
 369 PNAME(mout_epll_p)      = { "fin_pll", "fout_epll", };
 370 PNAME(mout_vpllsrc_p)   = { "fin_pll", "sclk_hdmi24m", };
 371 PNAME(mout_vpll_p)      = { "fin_pll", "fout_vpll", };
 372 PNAME(sclk_evpll_p)     = { "sclk_epll", "sclk_vpll", };
 373 PNAME(mout_mfc_p)       = { "mout_mfc0", "mout_mfc1", };
 374 PNAME(mout_g3d_p)       = { "mout_g3d0", "mout_g3d1", };
 375 PNAME(mout_g2d_p)       = { "mout_g2d0", "mout_g2d1", };
 376 PNAME(mout_hdmi_p)      = { "sclk_pixel", "sclk_hdmiphy", };
 377 PNAME(mout_jpeg_p)      = { "mout_jpeg0", "mout_jpeg1", };
 378 PNAME(mout_spdif_p)     = { "sclk_audio0", "sclk_audio1", "sclk_audio2",
 379                                 "spdif_extclk", };
 380 PNAME(mout_onenand_p)  = {"aclk133", "aclk160", };
 381 PNAME(mout_onenand1_p) = {"mout_onenand", "sclk_vpll", };
 382
 383 /* Exynos 4210-specific parent groups */
 384 PNAME(sclk_vpll_p4210)  = { "mout_vpllsrc", "fout_vpll", };
 385 PNAME(mout_core_p4210)  = { "mout_apll", "sclk_mpll", };
 386 PNAME(sclk_ampll_p4210) = { "sclk_mpll", "sclk_apll", };
 387 PNAME(group1_p4210)     = { "xxti", "xusbxti", "sclk_hdmi24m",
 388                                 "sclk_usbphy0", "none", "sclk_hdmiphy",
 389                                 "sclk_mpll", "sclk_epll", "sclk_vpll", };
 390 PNAME(mout_audio0_p4210) = { "cdclk0", "none", "sclk_hdmi24m",
 391                                 "sclk_usbphy0", "xxti", "xusbxti", "sclk_mpll",
 392                                 "sclk_epll", "sclk_vpll" };
 393 PNAME(mout_audio1_p4210) = { "cdclk1", "none", "sclk_hdmi24m",
 394                                 "sclk_usbphy0", "xxti", "xusbxti", "sclk_mpll",
 395                                 "sclk_epll", "sclk_vpll", };
 396 PNAME(mout_audio2_p4210) = { "cdclk2", "none", "sclk_hdmi24m",
 397                                 "sclk_usbphy0", "xxti", "xusbxti", "sclk_mpll",
 398                                 "sclk_epll", "sclk_vpll", };
 399 PNAME(mout_mixer_p4210) = { "sclk_dac", "sclk_hdmi", };
 400 PNAME(mout_dac_p4210)   = { "sclk_vpll", "sclk_hdmiphy", };
 401
 402 /* Exynos 4x12-specific parent groups */
 403 PNAME(mout_mpll_user_p4x12) = { "fin_pll", "sclk_mpll", };
 404 PNAME(mout_core_p4x12)  = { "mout_apll", "mout_mpll_user_c", };
 405 PNAME(sclk_ampll_p4x12) = { "mout_mpll_user_t", "sclk_apll", };
 406 PNAME(group1_p4x12)     = { "xxti", "xusbxti", "sclk_hdmi24m", "sclk_usbphy0",
 407                                 "none", "sclk_hdmiphy", "mout_mpll_user_t",
 408                                 "sclk_epll", "sclk_vpll", };
 409 PNAME(mout_audio0_p4x12) = { "cdclk0", "none", "sclk_hdmi24m",
 410                                 "sclk_usbphy0", "xxti", "xusbxti",
 411                                 "mout_mpll_user_t", "sclk_epll", "sclk_vpll" };
 412 PNAME(mout_audio1_p4x12) = { "cdclk1", "none", "sclk_hdmi24m",
 413                                 "sclk_usbphy0", "xxti", "xusbxti",
 414                                 "mout_mpll_user_t", "sclk_epll", "sclk_vpll", };
 415 PNAME(mout_audio2_p4x12) = { "cdclk2", "none", "sclk_hdmi24m",
 416                                 "sclk_usbphy0", "xxti", "xusbxti",
 417                                 "mout_mpll_user_t", "sclk_epll", "sclk_vpll", };
 418 PNAME(aclk_p4412)       = { "mout_mpll_user_t", "sclk_apll", };
 419 PNAME(mout_user_aclk400_mcuisp_p4x12) = {"fin_pll", "div_aclk400_mcuisp", };
 420 PNAME(mout_user_aclk200_p4x12) = {"fin_pll", "div_aclk200", };
 421 PNAME(mout_user_aclk266_gps_p4x12) = {"fin_pll", "div_aclk266_gps", };
 422
 423 /* fixed rate clocks generated outside the soc */
 424 static struct samsung_fixed_rate_clock exynos4_fixed_rate_ext_clks[] __initdata = {
 425         FRATE(CLK_XXTI, "xxti", NULL, CLK_IS_ROOT, 0),
 426         FRATE(CLK_XUSBXTI, "xusbxti", NULL, CLK_IS_ROOT, 0),
 427 };
 428
 429 /* fixed rate clocks generated inside the soc */
 430 static struct samsung_fixed_rate_clock exynos4_fixed_rate_clks[] __initdata = {
 431         FRATE(0, "sclk_hdmi24m", NULL, CLK_IS_ROOT, 24000000),
 432         FRATE(CLK_SCLK_HDMIPHY, "sclk_hdmiphy", NULL, CLK_IS_ROOT, 27000000),
 433         FRATE(0, "sclk_usbphy0", NULL, CLK_IS_ROOT, 48000000),
 434 };
 435
 436 static struct samsung_fixed_rate_clock exynos4210_fixed_rate_clks[] __initdata = {
 437         FRATE(0, "sclk_usbphy1", NULL, CLK_IS_ROOT, 48000000),
 438 };
 439
 440 /* list of mux clocks supported in all exynos4 soc's */
 441 static struct samsung_mux_clock exynos4_mux_clks[] __initdata = {
 442         MUX_FA(CLK_MOUT_APLL, "mout_apll", mout_apll_p, SRC_CPU, 0, 1,
 443                         CLK_SET_RATE_PARENT, 0, "mout_apll"),
 444         MUX(0, "mout_hdmi", mout_hdmi_p, SRC_TV, 0, 1),
 445         MUX(0, "mout_mfc1", sclk_evpll_p, SRC_MFC, 4, 1),
 446         MUX(0, "mout_mfc", mout_mfc_p, SRC_MFC, 8, 1),
 447         MUX_F(CLK_MOUT_G3D1, "mout_g3d1", sclk_evpll_p, SRC_G3D, 4, 1,
 448                         CLK_SET_RATE_PARENT, 0),
 449         MUX_F(CLK_MOUT_G3D, "mout_g3d", mout_g3d_p, SRC_G3D, 8, 1,
 450                         CLK_SET_RATE_PARENT, 0),
 451         MUX(0, "mout_spdif", mout_spdif_p, SRC_PERIL1, 8, 2),
 452         MUX(0, "mout_onenand1", mout_onenand1_p, SRC_TOP0, 0, 1),
 453         MUX(CLK_SCLK_EPLL, "sclk_epll", mout_epll_p, SRC_TOP0, 4, 1),
 454         MUX(0, "mout_onenand", mout_onenand_p, SRC_TOP0, 28, 1),
 455 };
 456
 457 /* list of mux clocks supported in exynos4210 soc */
 458 static struct samsung_mux_clock exynos4210_mux_early[] __initdata = {
 459         MUX(0, "mout_vpllsrc", mout_vpllsrc_p, SRC_TOP1, 0, 1),
 460 };
 461
 462 static struct samsung_mux_clock exynos4210_mux_clks[] __initdata = {
 463         MUX(0, "mout_aclk200", sclk_ampll_p4210, SRC_TOP0, 12, 1),
 464         MUX(0, "mout_aclk100", sclk_ampll_p4210, SRC_TOP0, 16, 1),
 465         MUX(0, "mout_aclk160", sclk_ampll_p4210, SRC_TOP0, 20, 1),
 466         MUX(0, "mout_aclk133", sclk_ampll_p4210, SRC_TOP0, 24, 1),
 467         MUX(0, "mout_mixer", mout_mixer_p4210, SRC_TV, 4, 1),
 468         MUX(0, "mout_dac", mout_dac_p4210, SRC_TV, 8, 1),
 469         MUX(0, "mout_g2d0", sclk_ampll_p4210, E4210_SRC_IMAGE, 0, 1),
 470         MUX(0, "mout_g2d1", sclk_evpll_p, E4210_SRC_IMAGE, 4, 1),
 471         MUX(0, "mout_g2d", mout_g2d_p, E4210_SRC_IMAGE, 8, 1),
 472         MUX(0, "mout_fimd1", group1_p4210, E4210_SRC_LCD1, 0, 4),
 473         MUX(0, "mout_mipi1", group1_p4210, E4210_SRC_LCD1, 12, 4),
 474         MUX(CLK_SCLK_MPLL, "sclk_mpll", mout_mpll_p, SRC_CPU, 8, 1),
 475         MUX(CLK_MOUT_CORE, "mout_core", mout_core_p4210, SRC_CPU, 16, 1),
 476         MUX(CLK_SCLK_VPLL, "sclk_vpll", sclk_vpll_p4210, SRC_TOP0, 8, 1),
 477         MUX(CLK_MOUT_FIMC0, "mout_fimc0", group1_p4210, SRC_CAM, 0, 4),
 478         MUX(CLK_MOUT_FIMC1, "mout_fimc1", group1_p4210, SRC_CAM, 4, 4),
 479         MUX(CLK_MOUT_FIMC2, "mout_fimc2", group1_p4210, SRC_CAM, 8, 4),
 480         MUX(CLK_MOUT_FIMC3, "mout_fimc3", group1_p4210, SRC_CAM, 12, 4),
 481         MUX(CLK_MOUT_CAM0, "mout_cam0", group1_p4210, SRC_CAM, 16, 4),
 482         MUX(CLK_MOUT_CAM1, "mout_cam1", group1_p4210, SRC_CAM, 20, 4),
 483         MUX(CLK_MOUT_CSIS0, "mout_csis0", group1_p4210, SRC_CAM, 24, 4),
 484         MUX(CLK_MOUT_CSIS1, "mout_csis1", group1_p4210, SRC_CAM, 28, 4),
 485         MUX(0, "mout_mfc0", sclk_ampll_p4210, SRC_MFC, 0, 1),
 486         MUX_F(CLK_MOUT_G3D0, "mout_g3d0", sclk_ampll_p4210, SRC_G3D, 0, 1,
 487                         CLK_SET_RATE_PARENT, 0),
 488         MUX(0, "mout_fimd0", group1_p4210, SRC_LCD0, 0, 4),
 489         MUX(0, "mout_mipi0", group1_p4210, SRC_LCD0, 12, 4),
 490         MUX(0, "mout_audio0", mout_audio0_p4210, SRC_MAUDIO, 0, 4),
 491         MUX(0, "mout_mmc0", group1_p4210, SRC_FSYS, 0, 4),
 492         MUX(0, "mout_mmc1", group1_p4210, SRC_FSYS, 4, 4),
 493         MUX(0, "mout_mmc2", group1_p4210, SRC_FSYS, 8, 4),
 494         MUX(0, "mout_mmc3", group1_p4210, SRC_FSYS, 12, 4),
 495         MUX(0, "mout_mmc4", group1_p4210, SRC_FSYS, 16, 4),
 496         MUX(0, "mout_sata", sclk_ampll_p4210, SRC_FSYS, 24, 1),
 497         MUX(0, "mout_uart0", group1_p4210, SRC_PERIL0, 0, 4),
 498         MUX(0, "mout_uart1", group1_p4210, SRC_PERIL0, 4, 4),
 499         MUX(0, "mout_uart2", group1_p4210, SRC_PERIL0, 8, 4),
 500         MUX(0, "mout_uart3", group1_p4210, SRC_PERIL0, 12, 4),
 501         MUX(0, "mout_uart4", group1_p4210, SRC_PERIL0, 16, 4),
 502         MUX(0, "mout_audio1", mout_audio1_p4210, SRC_PERIL1, 0, 4),
 503         MUX(0, "mout_audio2", mout_audio2_p4210, SRC_PERIL1, 4, 4),
 504         MUX(0, "mout_spi0", group1_p4210, SRC_PERIL1, 16, 4),
 505         MUX(0, "mout_spi1", group1_p4210, SRC_PERIL1, 20, 4),
 506         MUX(0, "mout_spi2", group1_p4210, SRC_PERIL1, 24, 4),
 507 };
 508
 509 /* list of mux clocks supported in exynos4x12 soc */
 510 static struct samsung_mux_clock exynos4x12_mux_clks[] __initdata = {
 511         MUX(CLK_MOUT_MPLL_USER_C, "mout_mpll_user_c", mout_mpll_user_p4x12,
 512                         SRC_CPU, 24, 1),
 513         MUX(0, "mout_aclk266_gps", aclk_p4412, SRC_TOP1, 4, 1),
 514         MUX(0, "mout_aclk400_mcuisp", aclk_p4412, SRC_TOP1, 8, 1),
 515         MUX(CLK_MOUT_MPLL_USER_T, "mout_mpll_user_t", mout_mpll_user_p4x12,
 516                         SRC_TOP1, 12, 1),
 517         MUX(0, "mout_user_aclk266_gps", mout_user_aclk266_gps_p4x12,
 518                         SRC_TOP1, 16, 1),
 519         MUX(CLK_ACLK200, "aclk200", mout_user_aclk200_p4x12, SRC_TOP1, 20, 1),
 520         MUX(CLK_ACLK400_MCUISP, "aclk400_mcuisp",
 521                 mout_user_aclk400_mcuisp_p4x12, SRC_TOP1, 24, 1),
 522         MUX(0, "mout_aclk200", aclk_p4412, SRC_TOP0, 12, 1),
 523         MUX(0, "mout_aclk100", aclk_p4412, SRC_TOP0, 16, 1),
 524         MUX(0, "mout_aclk160", aclk_p4412, SRC_TOP0, 20, 1),
 525         MUX(0, "mout_aclk133", aclk_p4412, SRC_TOP0, 24, 1),
 526         MUX(0, "mout_mdnie0", group1_p4x12, SRC_LCD0, 4, 4),
 527         MUX(0, "mout_mdnie_pwm0", group1_p4x12, SRC_LCD0, 8, 4),
 528         MUX(0, "mout_sata", sclk_ampll_p4x12, SRC_FSYS, 24, 1),
 529         MUX(0, "mout_jpeg0", sclk_ampll_p4x12, E4X12_SRC_CAM1, 0, 1),
 530         MUX(0, "mout_jpeg1", sclk_evpll_p, E4X12_SRC_CAM1, 4, 1),
 531         MUX(0, "mout_jpeg", mout_jpeg_p, E4X12_SRC_CAM1, 8, 1),
 532         MUX(CLK_SCLK_MPLL, "sclk_mpll", mout_mpll_p, SRC_DMC, 12, 1),
 533         MUX(CLK_SCLK_VPLL, "sclk_vpll", mout_vpll_p, SRC_TOP0, 8, 1),
 534         MUX(CLK_MOUT_CORE, "mout_core", mout_core_p4x12, SRC_CPU, 16, 1),
 535         MUX(CLK_MOUT_FIMC0, "mout_fimc0", group1_p4x12, SRC_CAM, 0, 4),
 536         MUX(CLK_MOUT_FIMC1, "mout_fimc1", group1_p4x12, SRC_CAM, 4, 4),
 537         MUX(CLK_MOUT_FIMC2, "mout_fimc2", group1_p4x12, SRC_CAM, 8, 4),
 538         MUX(CLK_MOUT_FIMC3, "mout_fimc3", group1_p4x12, SRC_CAM, 12, 4),
 539         MUX(CLK_MOUT_CAM0, "mout_cam0", group1_p4x12, SRC_CAM, 16, 4),
 540         MUX(CLK_MOUT_CAM1, "mout_cam1", group1_p4x12, SRC_CAM, 20, 4),
 541         MUX(CLK_MOUT_CSIS0, "mout_csis0", group1_p4x12, SRC_CAM, 24, 4),
 542         MUX(CLK_MOUT_CSIS1, "mout_csis1", group1_p4x12, SRC_CAM, 28, 4),
 543         MUX(0, "mout_mfc0", sclk_ampll_p4x12, SRC_MFC, 0, 1),
 544         MUX_F(CLK_MOUT_G3D0, "mout_g3d0", sclk_ampll_p4x12, SRC_G3D, 0, 1,
 545                         CLK_SET_RATE_PARENT, 0),
 546         MUX(0, "mout_fimd0", group1_p4x12, SRC_LCD0, 0, 4),
 547         MUX(0, "mout_mipi0", group1_p4x12, SRC_LCD0, 12, 4),
 548         MUX(0, "mout_audio0", mout_audio0_p4x12, SRC_MAUDIO, 0, 4),
 549         MUX(0, "mout_mmc0", group1_p4x12, SRC_FSYS, 0, 4),
 550         MUX(0, "mout_mmc1", group1_p4x12, SRC_FSYS, 4, 4),
 551         MUX(0, "mout_mmc2", group1_p4x12, SRC_FSYS, 8, 4),
 552         MUX(0, "mout_mmc3", group1_p4x12, SRC_FSYS, 12, 4),
 553         MUX(0, "mout_mmc4", group1_p4x12, SRC_FSYS, 16, 4),
 554         MUX(0, "mout_mipihsi", aclk_p4412, SRC_FSYS, 24, 1),
 555         MUX(0, "mout_uart0", group1_p4x12, SRC_PERIL0, 0, 4),
 556         MUX(0, "mout_uart1", group1_p4x12, SRC_PERIL0, 4, 4),
 557         MUX(0, "mout_uart2", group1_p4x12, SRC_PERIL0, 8, 4),
 558         MUX(0, "mout_uart3", group1_p4x12, SRC_PERIL0, 12, 4),
 559         MUX(0, "mout_uart4", group1_p4x12, SRC_PERIL0, 16, 4),
 560         MUX(0, "mout_audio1", mout_audio1_p4x12, SRC_PERIL1, 0, 4),
 561         MUX(0, "mout_audio2", mout_audio2_p4x12, SRC_PERIL1, 4, 4),
 562         MUX(0, "mout_spi0", group1_p4x12, SRC_PERIL1, 16, 4),
 563         MUX(0, "mout_spi1", group1_p4x12, SRC_PERIL1, 20, 4),
 564         MUX(0, "mout_spi2", group1_p4x12, SRC_PERIL1, 24, 4),
 565         MUX(0, "mout_pwm_isp", group1_p4x12, E4X12_SRC_ISP, 0, 4),
 566         MUX(0, "mout_spi0_isp", group1_p4x12, E4X12_SRC_ISP, 4, 4),
 567         MUX(0, "mout_spi1_isp", group1_p4x12, E4X12_SRC_ISP, 8, 4),
 568         MUX(0, "mout_uart_isp", group1_p4x12, E4X12_SRC_ISP, 12, 4),
 569         MUX(0, "mout_g2d0", sclk_ampll_p4210, SRC_DMC, 20, 1),
 570         MUX(0, "mout_g2d1", sclk_evpll_p, SRC_DMC, 24, 1),
 571         MUX(0, "mout_g2d", mout_g2d_p, SRC_DMC, 28, 1),
 572 };
 573
 574 /* list of divider clocks supported in all exynos4 soc's */
 575 static struct samsung_div_clock exynos4_div_clks[] __initdata = {
 576         DIV(0, "div_core", "mout_core", DIV_CPU0, 0, 3),
 577         DIV(0, "div_core2", "div_core", DIV_CPU0, 28, 3),
 578         DIV(0, "div_fimc0", "mout_fimc0", DIV_CAM, 0, 4),
 579         DIV(0, "div_fimc1", "mout_fimc1", DIV_CAM, 4, 4),
 580         DIV(0, "div_fimc2", "mout_fimc2", DIV_CAM, 8, 4),
 581         DIV(0, "div_fimc3", "mout_fimc3", DIV_CAM, 12, 4),
 582         DIV(0, "div_cam0", "mout_cam0", DIV_CAM, 16, 4),
 583         DIV(0, "div_cam1", "mout_cam1", DIV_CAM, 20, 4),
 584         DIV(0, "div_csis0", "mout_csis0", DIV_CAM, 24, 4),
 585         DIV(0, "div_csis1", "mout_csis1", DIV_CAM, 28, 4),
 586         DIV(CLK_SCLK_MFC, "sclk_mfc", "mout_mfc", DIV_MFC, 0, 4),
 587         DIV_F(0, "div_g3d", "mout_g3d", DIV_G3D, 0, 4,
 588                         CLK_SET_RATE_PARENT, 0),
 589         DIV(0, "div_fimd0", "mout_fimd0", DIV_LCD0, 0, 4),
 590         DIV(0, "div_mipi0", "mout_mipi0", DIV_LCD0, 16, 4),
 591         DIV(0, "div_audio0", "mout_audio0", DIV_MAUDIO, 0, 4),
 592         DIV(CLK_SCLK_PCM0, "sclk_pcm0", "sclk_audio0", DIV_MAUDIO, 4, 8),
 593         DIV(0, "div_mmc0", "mout_mmc0", DIV_FSYS1, 0, 4),
 594         DIV(0, "div_mmc1", "mout_mmc1", DIV_FSYS1, 16, 4),
 595         DIV(0, "div_mmc2", "mout_mmc2", DIV_FSYS2, 0, 4),
 596         DIV(0, "div_mmc3", "mout_mmc3", DIV_FSYS2, 16, 4),
 597         DIV(CLK_SCLK_PIXEL, "sclk_pixel", "sclk_vpll", DIV_TV, 0, 4),
 598         DIV(CLK_ACLK100, "aclk100", "mout_aclk100", DIV_TOP, 4, 4),
 599         DIV(CLK_ACLK160, "aclk160", "mout_aclk160", DIV_TOP, 8, 3),
 600         DIV(CLK_ACLK133, "aclk133", "mout_aclk133", DIV_TOP, 12, 3),
 601         DIV(0, "div_onenand", "mout_onenand1", DIV_TOP, 16, 3),
 602         DIV(CLK_SCLK_SLIMBUS, "sclk_slimbus", "sclk_epll", DIV_PERIL3, 4, 4),
 603         DIV(CLK_SCLK_PCM1, "sclk_pcm1", "sclk_audio1", DIV_PERIL4, 4, 8),
 604         DIV(CLK_SCLK_PCM2, "sclk_pcm2", "sclk_audio2", DIV_PERIL4, 20, 8),
 605         DIV(CLK_SCLK_I2S1, "sclk_i2s1", "sclk_audio1", DIV_PERIL5, 0, 6),
 606         DIV(CLK_SCLK_I2S2, "sclk_i2s2", "sclk_audio2", DIV_PERIL5, 8, 6),
 607         DIV(0, "div_mmc4", "mout_mmc4", DIV_FSYS3, 0, 4),
 608         DIV_F(0, "div_mmc_pre4", "div_mmc4", DIV_FSYS3, 8, 8,
 609                         CLK_SET_RATE_PARENT, 0),
 610         DIV(0, "div_uart0", "mout_uart0", DIV_PERIL0, 0, 4),
 611         DIV(0, "div_uart1", "mout_uart1", DIV_PERIL0, 4, 4),
 612         DIV(0, "div_uart2", "mout_uart2", DIV_PERIL0, 8, 4),
 613         DIV(0, "div_uart3", "mout_uart3", DIV_PERIL0, 12, 4),
 614         DIV(0, "div_uart4", "mout_uart4", DIV_PERIL0, 16, 4),
 615         DIV(0, "div_spi0", "mout_spi0", DIV_PERIL1, 0, 4),
 616         DIV(0, "div_spi_pre0", "div_spi0", DIV_PERIL1, 8, 8),
 617         DIV(0, "div_spi1", "mout_spi1", DIV_PERIL1, 16, 4),
 618         DIV(0, "div_spi_pre1", "div_spi1", DIV_PERIL1, 24, 8),
 619         DIV(0, "div_spi2", "mout_spi2", DIV_PERIL2, 0, 4),
 620         DIV(0, "div_spi_pre2", "div_spi2", DIV_PERIL2, 8, 8),
 621         DIV(0, "div_audio1", "mout_audio1", DIV_PERIL4, 0, 4),
 622         DIV(0, "div_audio2", "mout_audio2", DIV_PERIL4, 16, 4),
 623         DIV(CLK_ARM_CLK, "arm_clk", "div_core2", DIV_CPU0, 28, 3),
 624         DIV(CLK_SCLK_APLL, "sclk_apll", "mout_apll", DIV_CPU0, 24, 3),
 625         DIV_F(0, "div_mipi_pre0", "div_mipi0", DIV_LCD0, 20, 4,
 626                         CLK_SET_RATE_PARENT, 0),
 627         DIV_F(0, "div_mmc_pre0", "div_mmc0", DIV_FSYS1, 8, 8,
 628                         CLK_SET_RATE_PARENT, 0),
 629         DIV_F(0, "div_mmc_pre1", "div_mmc1", DIV_FSYS1, 24, 8,
 630                         CLK_SET_RATE_PARENT, 0),
 631         DIV_F(0, "div_mmc_pre2", "div_mmc2", DIV_FSYS2, 8, 8,
 632                         CLK_SET_RATE_PARENT, 0),
 633         DIV_F(0, "div_mmc_pre3", "div_mmc3", DIV_FSYS2, 24, 8,
 634                         CLK_SET_RATE_PARENT, 0),
 635 };
 636
 637 /* list of divider clocks supported in exynos4210 soc */
 638 static struct samsung_div_clock exynos4210_div_clks[] __initdata = {
 639         DIV(CLK_ACLK200, "aclk200", "mout_aclk200", DIV_TOP, 0, 3),
 640         DIV(CLK_SCLK_FIMG2D, "sclk_fimg2d", "mout_g2d", DIV_IMAGE, 0, 4),
 641         DIV(0, "div_fimd1", "mout_fimd1", E4210_DIV_LCD1, 0, 4),
 642         DIV(0, "div_mipi1", "mout_mipi1", E4210_DIV_LCD1, 16, 4),
 643         DIV(0, "div_sata", "mout_sata", DIV_FSYS0, 20, 4),
 644         DIV_F(0, "div_mipi_pre1", "div_mipi1", E4210_DIV_LCD1, 20, 4,
 645                         CLK_SET_RATE_PARENT, 0),
 646 };
 647
 648 /* list of divider clocks supported in exynos4x12 soc */
 649 static struct samsung_div_clock exynos4x12_div_clks[] __initdata = {
 650         DIV(0, "div_mdnie0", "mout_mdnie0", DIV_LCD0, 4, 4),
 651         DIV(0, "div_mdnie_pwm0", "mout_mdnie_pwm0", DIV_LCD0, 8, 4),
 652         DIV(0, "div_mdnie_pwm_pre0", "div_mdnie_pwm0", DIV_LCD0, 12, 4),
 653         DIV(0, "div_mipihsi", "mout_mipihsi", DIV_FSYS0, 20, 4),
 654         DIV(0, "div_jpeg", "mout_jpeg", E4X12_DIV_CAM1, 0, 4),
 655         DIV(CLK_DIV_ACLK200, "div_aclk200", "mout_aclk200", DIV_TOP, 0, 3),
 656         DIV(0, "div_aclk266_gps", "mout_aclk266_gps", DIV_TOP, 20, 3),
 657         DIV(CLK_DIV_ACLK400_MCUISP, "div_aclk400_mcuisp", "mout_aclk400_mcuisp",
 658                                                 DIV_TOP, 24, 3),
 659         DIV(0, "div_pwm_isp", "mout_pwm_isp", E4X12_DIV_ISP, 0, 4),
 660         DIV(0, "div_spi0_isp", "mout_spi0_isp", E4X12_DIV_ISP, 4, 4),
 661         DIV(0, "div_spi0_isp_pre", "div_spi0_isp", E4X12_DIV_ISP, 8, 8),
 662         DIV(0, "div_spi1_isp", "mout_spi1_isp", E4X12_DIV_ISP, 16, 4),
 663         DIV(0, "div_spi1_isp_pre", "div_spi1_isp", E4X12_DIV_ISP, 20, 8),
 664         DIV(0, "div_uart_isp", "mout_uart_isp", E4X12_DIV_ISP, 28, 4),
 665         DIV_F(CLK_DIV_ISP0, "div_isp0", "aclk200", E4X12_DIV_ISP0, 0, 3,
 666                                                 CLK_GET_RATE_NOCACHE, 0),
 667         DIV_F(CLK_DIV_ISP1, "div_isp1", "aclk200", E4X12_DIV_ISP0, 4, 3,
 668                                                 CLK_GET_RATE_NOCACHE, 0),
 669         DIV(0, "div_mpwm", "div_isp1", E4X12_DIV_ISP1, 0, 3),
 670         DIV_F(CLK_DIV_MCUISP0, "div_mcuisp0", "aclk400_mcuisp", E4X12_DIV_ISP1,
 671                                                 4, 3, CLK_GET_RATE_NOCACHE, 0),
 672         DIV_F(CLK_DIV_MCUISP1, "div_mcuisp1", "div_mcuisp0", E4X12_DIV_ISP1,
 673                                                 8, 3, CLK_GET_RATE_NOCACHE, 0),
 674         DIV(CLK_SCLK_FIMG2D, "sclk_fimg2d", "mout_g2d", DIV_DMC1, 0, 4),
 675 };
 676
 677 /* list of gate clocks supported in all exynos4 soc's */
 678 static struct samsung_gate_clock exynos4_gate_clks[] __initdata = {
 679         /*
 680          * After all Exynos4 based platforms are migrated to use device tree,
 681          * the device name and clock alias names specified below for some
 682          * of the clocks can be removed.
 683          */
 684         GATE(CLK_SCLK_HDMI, "sclk_hdmi", "mout_hdmi", SRC_MASK_TV, 0, 0, 0),
 685         GATE(CLK_SCLK_SPDIF, "sclk_spdif", "mout_spdif", SRC_MASK_PERIL1, 8, 0,
 686                 0),
 687         GATE(CLK_JPEG, "jpeg", "aclk160", GATE_IP_CAM, 6, 0, 0),
 688         GATE(CLK_MIE0, "mie0", "aclk160", GATE_IP_LCD0, 1, 0, 0),
 689         GATE(CLK_DSIM0, "dsim0", "aclk160", GATE_IP_LCD0, 3, 0, 0),
 690         GATE(CLK_FIMD1, "fimd1", "aclk160", E4210_GATE_IP_LCD1, 0, 0, 0),
 691         GATE(CLK_MIE1, "mie1", "aclk160", E4210_GATE_IP_LCD1, 1, 0, 0),
 692         GATE(CLK_DSIM1, "dsim1", "aclk160", E4210_GATE_IP_LCD1, 3, 0, 0),
 693         GATE(CLK_SMMU_FIMD1, "smmu_fimd1", "aclk160", E4210_GATE_IP_LCD1, 4, 0,
 694                 0),
 695         GATE(CLK_TSI, "tsi", "aclk133", GATE_IP_FSYS, 4, 0, 0),
 696         GATE(CLK_SROMC, "sromc", "aclk133", GATE_IP_FSYS, 11, 0, 0),
 697         GATE(CLK_SCLK_G3D, "sclk_g3d", "div_g3d", GATE_IP_G3D, 0,
 698                         CLK_SET_RATE_PARENT, 0),
 699         GATE(CLK_USB_DEVICE, "usb_device", "aclk133", GATE_IP_FSYS, 13, 0, 0),
 700         GATE(CLK_ONENAND, "onenand", "aclk133", GATE_IP_FSYS, 15, 0, 0),
 701         GATE(CLK_NFCON, "nfcon", "aclk133", GATE_IP_FSYS, 16, 0, 0),
 702         GATE(CLK_GPS, "gps", "aclk133", GATE_IP_GPS, 0, 0, 0),
 703         GATE(CLK_SMMU_GPS, "smmu_gps", "aclk133", GATE_IP_GPS, 1, 0, 0),
 704         GATE(CLK_SLIMBUS, "slimbus", "aclk100", GATE_IP_PERIL, 25, 0, 0),
 705         GATE(CLK_SCLK_CAM0, "sclk_cam0", "div_cam0", GATE_SCLK_CAM, 4,
 706                         CLK_SET_RATE_PARENT, 0),
 707         GATE(CLK_SCLK_CAM1, "sclk_cam1", "div_cam1", GATE_SCLK_CAM, 5,
 708                         CLK_SET_RATE_PARENT, 0),
 709         GATE(CLK_SCLK_MIPI0, "sclk_mipi0", "div_mipi_pre0",
 710                         SRC_MASK_LCD0, 12, CLK_SET_RATE_PARENT, 0),
 711         GATE(CLK_SCLK_AUDIO0, "sclk_audio0", "div_audio0", SRC_MASK_MAUDIO, 0,
 712                         CLK_SET_RATE_PARENT, 0),
 713         GATE(CLK_SCLK_AUDIO1, "sclk_audio1", "div_audio1", SRC_MASK_PERIL1, 0,
 714                         CLK_SET_RATE_PARENT, 0),
 715         GATE(CLK_VP, "vp", "aclk160", GATE_IP_TV, 0, 0, 0),
 716         GATE(CLK_MIXER, "mixer", "aclk160", GATE_IP_TV, 1, 0, 0),
 717         GATE(CLK_HDMI, "hdmi", "aclk160", GATE_IP_TV, 3, 0, 0),
 718         GATE(CLK_PWM, "pwm", "aclk100", GATE_IP_PERIL, 24, 0, 0),
 719         GATE(CLK_SDMMC4, "sdmmc4", "aclk133", GATE_IP_FSYS, 9, 0, 0),
 720         GATE(CLK_USB_HOST, "usb_host", "aclk133", GATE_IP_FSYS, 12, 0, 0),
 721         GATE(CLK_SCLK_FIMC0, "sclk_fimc0", "div_fimc0", SRC_MASK_CAM, 0,
 722                         CLK_SET_RATE_PARENT, 0),
 723         GATE(CLK_SCLK_FIMC1, "sclk_fimc1", "div_fimc1", SRC_MASK_CAM, 4,
 724                         CLK_SET_RATE_PARENT, 0),
 725         GATE(CLK_SCLK_FIMC2, "sclk_fimc2", "div_fimc2", SRC_MASK_CAM, 8,
 726                         CLK_SET_RATE_PARENT, 0),
 727         GATE(CLK_SCLK_FIMC3, "sclk_fimc3", "div_fimc3", SRC_MASK_CAM, 12,
 728                         CLK_SET_RATE_PARENT, 0),
 729         GATE(CLK_SCLK_CSIS0, "sclk_csis0", "div_csis0", SRC_MASK_CAM, 24,
 730                         CLK_SET_RATE_PARENT, 0),
 731         GATE(CLK_SCLK_CSIS1, "sclk_csis1", "div_csis1", SRC_MASK_CAM, 28,
 732                         CLK_SET_RATE_PARENT, 0),
 733         GATE(CLK_SCLK_FIMD0, "sclk_fimd0", "div_fimd0", SRC_MASK_LCD0, 0,
 734                         CLK_SET_RATE_PARENT, 0),
 735         GATE(CLK_SCLK_MMC0, "sclk_mmc0", "div_mmc_pre0", SRC_MASK_FSYS, 0,
 736                         CLK_SET_RATE_PARENT, 0),
 737         GATE(CLK_SCLK_MMC1, "sclk_mmc1", "div_mmc_pre1", SRC_MASK_FSYS, 4,
 738                         CLK_SET_RATE_PARENT, 0),
 739         GATE(CLK_SCLK_MMC2, "sclk_mmc2", "div_mmc_pre2", SRC_MASK_FSYS, 8,
 740                         CLK_SET_RATE_PARENT, 0),
 741         GATE(CLK_SCLK_MMC3, "sclk_mmc3", "div_mmc_pre3", SRC_MASK_FSYS, 12,
 742                         CLK_SET_RATE_PARENT, 0),
 743         GATE(CLK_SCLK_MMC4, "sclk_mmc4", "div_mmc_pre4", SRC_MASK_FSYS, 16,
 744                         CLK_SET_RATE_PARENT, 0),
 745         GATE(CLK_SCLK_UART0, "uclk0", "div_uart0", SRC_MASK_PERIL0, 0,
 746                         CLK_SET_RATE_PARENT, 0),
 747         GATE(CLK_SCLK_UART1, "uclk1", "div_uart1", SRC_MASK_PERIL0, 4,
 748                         CLK_SET_RATE_PARENT, 0),
 749         GATE(CLK_SCLK_UART2, "uclk2", "div_uart2", SRC_MASK_PERIL0, 8,
 750                         CLK_SET_RATE_PARENT, 0),
 751         GATE(CLK_SCLK_UART3, "uclk3", "div_uart3", SRC_MASK_PERIL0, 12,
 752                         CLK_SET_RATE_PARENT, 0),
 753         GATE(CLK_SCLK_UART4, "uclk4", "div_uart4", SRC_MASK_PERIL0, 16,
 754                         CLK_SET_RATE_PARENT, 0),
 755         GATE(CLK_SCLK_AUDIO2, "sclk_audio2", "div_audio2", SRC_MASK_PERIL1, 4,
 756                         CLK_SET_RATE_PARENT, 0),
 757         GATE(CLK_SCLK_SPI0, "sclk_spi0", "div_spi_pre0", SRC_MASK_PERIL1, 16,
 758                         CLK_SET_RATE_PARENT, 0),
 759         GATE(CLK_SCLK_SPI1, "sclk_spi1", "div_spi_pre1", SRC_MASK_PERIL1, 20,
 760                         CLK_SET_RATE_PARENT, 0),
 761         GATE(CLK_SCLK_SPI2, "sclk_spi2", "div_spi_pre2", SRC_MASK_PERIL1, 24,
 762                         CLK_SET_RATE_PARENT, 0),
 763         GATE(CLK_FIMC0, "fimc0", "aclk160", GATE_IP_CAM, 0,
 764                         0, 0),
 765         GATE(CLK_FIMC1, "fimc1", "aclk160", GATE_IP_CAM, 1,
 766                         0, 0),
 767         GATE(CLK_FIMC2, "fimc2", "aclk160", GATE_IP_CAM, 2,
 768                         0, 0),
 769         GATE(CLK_FIMC3, "fimc3", "aclk160", GATE_IP_CAM, 3,
 770                         0, 0),
 771         GATE(CLK_CSIS0, "csis0", "aclk160", GATE_IP_CAM, 4,
 772                         0, 0),
 773         GATE(CLK_CSIS1, "csis1", "aclk160", GATE_IP_CAM, 5,
 774                         0, 0),
 775         GATE(CLK_SMMU_FIMC0, "smmu_fimc0", "aclk160", GATE_IP_CAM, 7,
 776                         0, 0),
 777         GATE(CLK_SMMU_FIMC1, "smmu_fimc1", "aclk160", GATE_IP_CAM, 8,
 778                         0, 0),
 779         GATE(CLK_SMMU_FIMC2, "smmu_fimc2", "aclk160", GATE_IP_CAM, 9,
 780                         0, 0),
 781         GATE(CLK_SMMU_FIMC3, "smmu_fimc3", "aclk160", GATE_IP_CAM, 10,
 782                         0, 0),
 783         GATE(CLK_SMMU_JPEG, "smmu_jpeg", "aclk160", GATE_IP_CAM, 11,
 784                         0, 0),
 785         GATE(CLK_PIXELASYNCM0, "pxl_async0", "aclk160", GATE_IP_CAM, 17, 0, 0),
 786         GATE(CLK_PIXELASYNCM1, "pxl_async1", "aclk160", GATE_IP_CAM, 18, 0, 0),
 787         GATE(CLK_SMMU_TV, "smmu_tv", "aclk160", GATE_IP_TV, 4,
 788                         0, 0),
 789         GATE(CLK_MFC, "mfc", "aclk100", GATE_IP_MFC, 0, 0, 0),
 790         GATE(CLK_SMMU_MFCL, "smmu_mfcl", "aclk100", GATE_IP_MFC, 1,
 791                         0, 0),
 792         GATE(CLK_SMMU_MFCR, "smmu_mfcr", "aclk100", GATE_IP_MFC, 2,
 793                         0, 0),
 794         GATE(CLK_FIMD0, "fimd0", "aclk160", GATE_IP_LCD0, 0,
 795                         0, 0),
 796         GATE(CLK_SMMU_FIMD0, "smmu_fimd0", "aclk160", GATE_IP_LCD0, 4,
 797                         0, 0),
 798         GATE(CLK_PDMA0, "pdma0", "aclk133", GATE_IP_FSYS, 0,
 799                         0, 0),
 800         GATE(CLK_PDMA1, "pdma1", "aclk133", GATE_IP_FSYS, 1,
 801                         0, 0),
 802         GATE(CLK_SDMMC0, "sdmmc0", "aclk133", GATE_IP_FSYS, 5,
 803                         0, 0),
 804         GATE(CLK_SDMMC1, "sdmmc1", "aclk133", GATE_IP_FSYS, 6,
 805                         0, 0),
 806         GATE(CLK_SDMMC2, "sdmmc2", "aclk133", GATE_IP_FSYS, 7,
 807                         0, 0),
 808         GATE(CLK_SDMMC3, "sdmmc3", "aclk133", GATE_IP_FSYS, 8,
 809                         0, 0),
 810         GATE(CLK_UART0, "uart0", "aclk100", GATE_IP_PERIL, 0,
 811                         0, 0),
 812         GATE(CLK_UART1, "uart1", "aclk100", GATE_IP_PERIL, 1,
 813                         0, 0),
 814         GATE(CLK_UART2, "uart2", "aclk100", GATE_IP_PERIL, 2,
 815                         0, 0),
 816         GATE(CLK_UART3, "uart3", "aclk100", GATE_IP_PERIL, 3,
 817                         0, 0),
 818         GATE(CLK_UART4, "uart4", "aclk100", GATE_IP_PERIL, 4,
 819                         0, 0),
 820         GATE(CLK_I2C0, "i2c0", "aclk100", GATE_IP_PERIL, 6,
 821                         0, 0),
 822         GATE(CLK_I2C1, "i2c1", "aclk100", GATE_IP_PERIL, 7,
 823                         0, 0),
 824         GATE(CLK_I2C2, "i2c2", "aclk100", GATE_IP_PERIL, 8,
 825                         0, 0),
 826         GATE(CLK_I2C3, "i2c3", "aclk100", GATE_IP_PERIL, 9,
 827                         0, 0),
 828         GATE(CLK_I2C4, "i2c4", "aclk100", GATE_IP_PERIL, 10,
 829                         0, 0),
 830         GATE(CLK_I2C5, "i2c5", "aclk100", GATE_IP_PERIL, 11,
 831                         0, 0),
 832         GATE(CLK_I2C6, "i2c6", "aclk100", GATE_IP_PERIL, 12,
 833                         0, 0),
 834         GATE(CLK_I2C7, "i2c7", "aclk100", GATE_IP_PERIL, 13,
 835                         0, 0),
 836         GATE(CLK_I2C_HDMI, "i2c-hdmi", "aclk100", GATE_IP_PERIL, 14,
 837                         0, 0),
 838         GATE(CLK_SPI0, "spi0", "aclk100", GATE_IP_PERIL, 16,
 839                         0, 0),
 840         GATE(CLK_SPI1, "spi1", "aclk100", GATE_IP_PERIL, 17,
 841                         0, 0),
 842         GATE(CLK_SPI2, "spi2", "aclk100", GATE_IP_PERIL, 18,
 843                         0, 0),
 844         GATE(CLK_I2S1, "i2s1", "aclk100", GATE_IP_PERIL, 20,
 845                         0, 0),
 846         GATE(CLK_I2S2, "i2s2", "aclk100", GATE_IP_PERIL, 21,
 847                         0, 0),
 848         GATE(CLK_PCM1, "pcm1", "aclk100", GATE_IP_PERIL, 22,
 849                         0, 0),
 850         GATE(CLK_PCM2, "pcm2", "aclk100", GATE_IP_PERIL, 23,
 851                         0, 0),
 852         GATE(CLK_SPDIF, "spdif", "aclk100", GATE_IP_PERIL, 26,
 853                         0, 0),
 854         GATE(CLK_AC97, "ac97", "aclk100", GATE_IP_PERIL, 27,
 855                         0, 0),
 856 };
 857
 858 /* list of gate clocks supported in exynos4210 soc */
 859 static struct samsung_gate_clock exynos4210_gate_clks[] __initdata = {
 860         GATE(CLK_TVENC, "tvenc", "aclk160", GATE_IP_TV, 2, 0, 0),
 861         GATE(CLK_G2D, "g2d", "aclk200", E4210_GATE_IP_IMAGE, 0, 0, 0),
 862         GATE(CLK_ROTATOR, "rotator", "aclk200", E4210_GATE_IP_IMAGE, 1, 0, 0),
 863         GATE(CLK_MDMA, "mdma", "aclk200", E4210_GATE_IP_IMAGE, 2, 0, 0),
 864         GATE(CLK_SMMU_G2D, "smmu_g2d", "aclk200", E4210_GATE_IP_IMAGE, 3, 0, 0),
 865         GATE(CLK_SMMU_MDMA, "smmu_mdma", "aclk200", E4210_GATE_IP_IMAGE, 5, 0,
 866                 0),
 867         GATE(CLK_PCIE_PHY, "pcie_phy", "aclk133", GATE_IP_FSYS, 2, 0, 0),
 868         GATE(CLK_SATA_PHY, "sata_phy", "aclk133", GATE_IP_FSYS, 3, 0, 0),
 869         GATE(CLK_SATA, "sata", "aclk133", GATE_IP_FSYS, 10, 0, 0),
 870         GATE(CLK_PCIE, "pcie", "aclk133", GATE_IP_FSYS, 14, 0, 0),
 871         GATE(CLK_SMMU_PCIE, "smmu_pcie", "aclk133", GATE_IP_FSYS, 18, 0, 0),
 872         GATE(CLK_MODEMIF, "modemif", "aclk100", GATE_IP_PERIL, 28, 0, 0),
 873         GATE(CLK_CHIPID, "chipid", "aclk100", E4210_GATE_IP_PERIR, 0, 0, 0),
 874         GATE(CLK_SYSREG, "sysreg", "aclk100", E4210_GATE_IP_PERIR, 0,
 875                         CLK_IGNORE_UNUSED, 0),
 876         GATE(CLK_HDMI_CEC, "hdmi_cec", "aclk100", E4210_GATE_IP_PERIR, 11, 0,
 877                 0),
 878         GATE(CLK_SMMU_ROTATOR, "smmu_rotator", "aclk200",
 879                         E4210_GATE_IP_IMAGE, 4, 0, 0),
 880         GATE(CLK_SCLK_MIPI1, "sclk_mipi1", "div_mipi_pre1",
 881                         E4210_SRC_MASK_LCD1, 12, CLK_SET_RATE_PARENT, 0),
 882         GATE(CLK_SCLK_SATA, "sclk_sata", "div_sata",
 883                         SRC_MASK_FSYS, 24, CLK_SET_RATE_PARENT, 0),
 884         GATE(CLK_SCLK_MIXER, "sclk_mixer", "mout_mixer", SRC_MASK_TV, 4, 0, 0),
 885         GATE(CLK_SCLK_DAC, "sclk_dac", "mout_dac", SRC_MASK_TV, 8, 0, 0),
 886         GATE(CLK_TSADC, "tsadc", "aclk100", GATE_IP_PERIL, 15,
 887                         0, 0),
 888         GATE(CLK_MCT, "mct", "aclk100", E4210_GATE_IP_PERIR, 13,
 889                         0, 0),
 890         GATE(CLK_WDT, "watchdog", "aclk100", E4210_GATE_IP_PERIR, 14,
 891                         0, 0),
 892         GATE(CLK_RTC, "rtc", "aclk100", E4210_GATE_IP_PERIR, 15,
 893                         0, 0),
 894         GATE(CLK_KEYIF, "keyif", "aclk100", E4210_GATE_IP_PERIR, 16,
 895                         0, 0),
 896         GATE(CLK_SCLK_FIMD1, "sclk_fimd1", "div_fimd1", E4210_SRC_MASK_LCD1, 0,
 897                         CLK_SET_RATE_PARENT, 0),
 898         GATE(CLK_TMU_APBIF, "tmu_apbif", "aclk100", E4210_GATE_IP_PERIR, 17, 0,
 899                 0),
 900 };
 901
 902 /* list of gate clocks supported in exynos4x12 soc */
 903 static struct samsung_gate_clock exynos4x12_gate_clks[] __initdata = {
 904         GATE(CLK_AUDSS, "audss", "sclk_epll", E4X12_GATE_IP_MAUDIO, 0, 0, 0),
 905         GATE(CLK_MDNIE0, "mdnie0", "aclk160", GATE_IP_LCD0, 2, 0, 0),
 906         GATE(CLK_ROTATOR, "rotator", "aclk200", E4X12_GATE_IP_IMAGE, 1, 0, 0),
 907         GATE(CLK_MDMA, "mdma", "aclk200", E4X12_GATE_IP_IMAGE, 2, 0, 0),
 908         GATE(CLK_SMMU_MDMA, "smmu_mdma", "aclk200", E4X12_GATE_IP_IMAGE, 5, 0,
 909                 0),
 910         GATE(CLK_TSADC, "tsadc", "aclk133", E4X12_GATE_BUS_FSYS1, 16, 0, 0),
 911         GATE(CLK_MIPI_HSI, "mipi_hsi", "aclk133", GATE_IP_FSYS, 10, 0, 0),
 912         GATE(CLK_CHIPID, "chipid", "aclk100", E4X12_GATE_IP_PERIR, 0, 0, 0),
 913         GATE(CLK_SYSREG, "sysreg", "aclk100", E4X12_GATE_IP_PERIR, 1,
 914                         CLK_IGNORE_UNUSED, 0),
 915         GATE(CLK_HDMI_CEC, "hdmi_cec", "aclk100", E4X12_GATE_IP_PERIR, 11, 0,
 916                 0),
 917         GATE(CLK_SCLK_MDNIE0, "sclk_mdnie0", "div_mdnie0",
 918                         SRC_MASK_LCD0, 4, CLK_SET_RATE_PARENT, 0),
 919         GATE(CLK_SCLK_MDNIE_PWM0, "sclk_mdnie_pwm0", "div_mdnie_pwm_pre0",
 920                         SRC_MASK_LCD0, 8, CLK_SET_RATE_PARENT, 0),
 921         GATE(CLK_SCLK_MIPIHSI, "sclk_mipihsi", "div_mipihsi",
 922                         SRC_MASK_FSYS, 24, CLK_SET_RATE_PARENT, 0),
 923         GATE(CLK_SMMU_ROTATOR, "smmu_rotator", "aclk200",
 924                         E4X12_GATE_IP_IMAGE, 4, 0, 0),
 925         GATE(CLK_MCT, "mct", "aclk100", E4X12_GATE_IP_PERIR, 13,
 926                         0, 0),
 927         GATE(CLK_RTC, "rtc", "aclk100", E4X12_GATE_IP_PERIR, 15,
 928                         0, 0),
 929         GATE(CLK_KEYIF, "keyif", "aclk100", E4X12_GATE_IP_PERIR, 16, 0, 0),
 930         GATE(CLK_PWM_ISP_SCLK, "pwm_isp_sclk", "div_pwm_isp",
 931                         E4X12_GATE_IP_ISP, 0, 0, 0),
 932         GATE(CLK_SPI0_ISP_SCLK, "spi0_isp_sclk", "div_spi0_isp_pre",
 933                         E4X12_GATE_IP_ISP, 1, 0, 0),
 934         GATE(CLK_SPI1_ISP_SCLK, "spi1_isp_sclk", "div_spi1_isp_pre",
 935                         E4X12_GATE_IP_ISP, 2, 0, 0),
 936         GATE(CLK_UART_ISP_SCLK, "uart_isp_sclk", "div_uart_isp",
 937                         E4X12_GATE_IP_ISP, 3, 0, 0),
 938         GATE(CLK_WDT, "watchdog", "aclk100", E4X12_GATE_IP_PERIR, 14, 0, 0),
 939         GATE(CLK_PCM0, "pcm0", "aclk100", E4X12_GATE_IP_MAUDIO, 2,
 940                         0, 0),
 941         GATE(CLK_I2S0, "i2s0", "aclk100", E4X12_GATE_IP_MAUDIO, 3,
 942                         0, 0),
 943         GATE(CLK_FIMC_ISP, "isp", "aclk200", E4X12_GATE_ISP0, 0,
 944                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 945         GATE(CLK_FIMC_DRC, "drc", "aclk200", E4X12_GATE_ISP0, 1,
 946                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 947         GATE(CLK_FIMC_FD, "fd", "aclk200", E4X12_GATE_ISP0, 2,
 948                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 949         GATE(CLK_FIMC_LITE0, "lite0", "aclk200", E4X12_GATE_ISP0, 3,
 950                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 951         GATE(CLK_FIMC_LITE1, "lite1", "aclk200", E4X12_GATE_ISP0, 4,
 952                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 953         GATE(CLK_MCUISP, "mcuisp", "aclk200", E4X12_GATE_ISP0, 5,
 954                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 955         GATE(CLK_GICISP, "gicisp", "aclk200", E4X12_GATE_ISP0, 7,
 956                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 957         GATE(CLK_SMMU_ISP, "smmu_isp", "aclk200", E4X12_GATE_ISP0, 8,
 958                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 959         GATE(CLK_SMMU_DRC, "smmu_drc", "aclk200", E4X12_GATE_ISP0, 9,
 960                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 961         GATE(CLK_SMMU_FD, "smmu_fd", "aclk200", E4X12_GATE_ISP0, 10,
 962                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 963         GATE(CLK_SMMU_LITE0, "smmu_lite0", "aclk200", E4X12_GATE_ISP0, 11,
 964                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 965         GATE(CLK_SMMU_LITE1, "smmu_lite1", "aclk200", E4X12_GATE_ISP0, 12,
 966                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 967         GATE(CLK_PPMUISPMX, "ppmuispmx", "aclk200", E4X12_GATE_ISP0, 20,
 968                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 969         GATE(CLK_PPMUISPX, "ppmuispx", "aclk200", E4X12_GATE_ISP0, 21,
 970                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 971         GATE(CLK_MCUCTL_ISP, "mcuctl_isp", "aclk200", E4X12_GATE_ISP0, 23,
 972                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 973         GATE(CLK_MPWM_ISP, "mpwm_isp", "aclk200", E4X12_GATE_ISP0, 24,
 974                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 975         GATE(CLK_I2C0_ISP, "i2c0_isp", "aclk200", E4X12_GATE_ISP0, 25,
 976                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 977         GATE(CLK_I2C1_ISP, "i2c1_isp", "aclk200", E4X12_GATE_ISP0, 26,
 978                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 979         GATE(CLK_MTCADC_ISP, "mtcadc_isp", "aclk200", E4X12_GATE_ISP0, 27,
 980                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 981         GATE(CLK_PWM_ISP, "pwm_isp", "aclk200", E4X12_GATE_ISP0, 28,
 982                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 983         GATE(CLK_WDT_ISP, "wdt_isp", "aclk200", E4X12_GATE_ISP0, 30,
 984                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 985         GATE(CLK_UART_ISP, "uart_isp", "aclk200", E4X12_GATE_ISP0, 31,
 986                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 987         GATE(CLK_ASYNCAXIM, "asyncaxim", "aclk200", E4X12_GATE_ISP1, 0,
 988                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 989         GATE(CLK_SMMU_ISPCX, "smmu_ispcx", "aclk200", E4X12_GATE_ISP1, 4,
 990                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 991         GATE(CLK_SPI0_ISP, "spi0_isp", "aclk200", E4X12_GATE_ISP1, 12,
 992                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 993         GATE(CLK_SPI1_ISP, "spi1_isp", "aclk200", E4X12_GATE_ISP1, 13,
 994                         CLK_IGNORE_UNUSED | CLK_GET_RATE_NOCACHE, 0),
 995         GATE(CLK_G2D, "g2d", "aclk200", GATE_IP_DMC, 23, 0, 0),
 996         GATE(CLK_TMU_APBIF, "tmu_apbif", "aclk100", E4X12_GATE_IP_PERIR, 17, 0,
 997                 0),
 998 };
 999
1000 static struct samsung_clock_alias exynos4_aliases[] __initdata = {
1001         ALIAS(CLK_MOUT_CORE, NULL, "moutcore"),
1002         ALIAS(CLK_ARM_CLK, NULL, "armclk"),
1003         ALIAS(CLK_SCLK_APLL, NULL, "mout_apll"),
1004 };
1005
1006 static struct samsung_clock_alias exynos4210_aliases[] __initdata = {
1007         ALIAS(CLK_SCLK_MPLL, NULL, "mout_mpll"),
1008 };
1009
1010 static struct samsung_clock_alias exynos4x12_aliases[] __initdata = {
1011         ALIAS(CLK_MOUT_MPLL_USER_C, NULL, "mout_mpll"),
1012 };
1013
1014 /*
1015  * The parent of the fin_pll clock is selected by the XOM[0] bit. This bit
1016  * resides in chipid register space, outside of the clock controller memory
1017  * mapped space. So to determine the parent of fin_pll clock, the chipid
1018  * controller is first remapped and the value of XOM[0] bit is read to
1019  * determine the parent clock.
1020  */
1021 static unsigned long exynos4_get_xom(void)
1022 {
1023         unsigned long xom = 0;
1024         void __iomem *chipid_base;
1025         struct device_node *np;
1026
1027         np = of_find_compatible_node(NULL, NULL, "samsung,exynos4210-chipid");
1028         if (np) {
1029                 chipid_base = of_iomap(np, 0);
1030
1031                 if (chipid_base)
1032                         xom = readl(chipid_base + 8);
1033
1034                 iounmap(chipid_base);
1035                 of_node_put(np);
1036         }
1037
1038         return xom;
1039 }
1040
1041 static void __init exynos4_clk_register_finpll(struct samsung_clk_provider *ctx)
1042 {
1043         struct samsung_fixed_rate_clock fclk;
1044         struct clk *clk;
1045         unsigned long finpll_f = 24000000;
1046         char *parent_name;
1047         unsigned int xom = exynos4_get_xom();
1048
1049         parent_name = xom & 1 ? "xusbxti" : "xxti";
1050         clk = clk_get(NULL, parent_name);
1051         if (IS_ERR(clk)) {
1052                 pr_err("%s: failed to lookup parent clock %s, assuming "
1053                         "fin_pll clock frequency is 24MHz\n", __func__,
1054                         parent_name);
1055         } else {
1056                 finpll_f = clk_get_rate(clk);
1057         }
1058
1059         fclk.id = CLK_FIN_PLL;
1060         fclk.name = "fin_pll";
1061         fclk.parent_name = NULL;
1062         fclk.flags = CLK_IS_ROOT;
1063         fclk.fixed_rate = finpll_f;
1064         samsung_clk_register_fixed_rate(ctx, &fclk, 1);
1065
1066 }
1067
1068 static struct of_device_id ext_clk_match[] __initdata = {
1069         { .compatible = "samsung,clock-xxti", .data = (void *)0, },
1070         { .compatible = "samsung,clock-xusbxti", .data = (void *)1, },
1071         {},
1072 };
1073
1074 /* PLLs PMS values */
1075 static struct samsung_pll_rate_table exynos4210_apll_rates[] __initdata = {
1076         PLL_45XX_RATE(1200000000, 150,  3, 1, 28),
1077         PLL_45XX_RATE(1000000000, 250,  6, 1, 28),
1078         PLL_45XX_RATE( 800000000, 200,  6, 1, 28),
1079         PLL_45XX_RATE( 666857142, 389, 14, 1, 13),
1080         PLL_45XX_RATE( 600000000, 100,  4, 1, 13),
1081         PLL_45XX_RATE( 533000000, 533, 24, 1,  5),
1082         PLL_45XX_RATE( 500000000, 250,  6, 2, 28),
1083         PLL_45XX_RATE( 400000000, 200,  6, 2, 28),
1084         PLL_45XX_RATE( 200000000, 200,  6, 3, 28),
1085         { /* sentinel */ }
1086 };
1087
1088 static struct samsung_pll_rate_table exynos4210_epll_rates[] __initdata = {
1089         PLL_4600_RATE(192000000, 48, 3, 1,     0, 0),
1090         PLL_4600_RATE(180633605, 45, 3, 1, 10381, 0),
1091         PLL_4600_RATE(180000000, 45, 3, 1,     0, 0),
1092         PLL_4600_RATE( 73727996, 73, 3, 3, 47710, 1),
1093         PLL_4600_RATE( 67737602, 90, 4, 3, 20762, 1),
1094         PLL_4600_RATE( 49151992, 49, 3, 3,  9961, 0),
1095         PLL_4600_RATE( 45158401, 45, 3, 3, 10381, 0),
1096         { /* sentinel */ }
1097 };
1098
1099 static struct samsung_pll_rate_table exynos4210_vpll_rates[] __initdata = {
1100         PLL_4650_RATE(360000000, 44, 3, 0, 1024, 0, 14, 0),
1101         PLL_4650_RATE(324000000, 53, 2, 1, 1024, 1,  1, 1),
1102         PLL_4650_RATE(259617187, 63, 3, 1, 1950, 0, 20, 1),
1103         PLL_4650_RATE(110000000, 53, 3, 2, 2048, 0, 17, 0),
1104         PLL_4650_RATE( 55360351, 53, 3, 3, 2417, 0, 17, 0),
1105         { /* sentinel */ }
1106 };
1107
1108 static struct samsung_pll_rate_table exynos4x12_apll_rates[] __initdata = {
1109         PLL_35XX_RATE(1500000000, 250, 4, 0),
1110         PLL_35XX_RATE(1400000000, 175, 3, 0),
1111         PLL_35XX_RATE(1300000000, 325, 6, 0),
1112         PLL_35XX_RATE(1200000000, 200, 4, 0),
1113         PLL_35XX_RATE(1100000000, 275, 6, 0),
1114         PLL_35XX_RATE(1000000000, 125, 3, 0),
1115         PLL_35XX_RATE( 900000000, 150, 4, 0),
1116         PLL_35XX_RATE( 800000000, 100, 3, 0),
1117         PLL_35XX_RATE( 700000000, 175, 3, 1),
1118         PLL_35XX_RATE( 600000000, 200, 4, 1),
1119         PLL_35XX_RATE( 500000000, 125, 3, 1),
1120         PLL_35XX_RATE( 400000000, 100, 3, 1),
1121         PLL_35XX_RATE( 300000000, 200, 4, 2),
1122         PLL_35XX_RATE( 200000000, 100, 3, 2),
1123         { /* sentinel */ }
1124 };
1125
1126 static struct samsung_pll_rate_table exynos4x12_epll_rates[] __initdata = {
1127         PLL_36XX_RATE(192000000, 48, 3, 1,     0),
1128         PLL_36XX_RATE(180633605, 45, 3, 1, 10381),
1129         PLL_36XX_RATE(180000000, 45, 3, 1,     0),
1130         PLL_36XX_RATE( 73727996, 73, 3, 3, 47710),
1131         PLL_36XX_RATE( 67737602, 90, 4, 3, 20762),
1132         PLL_36XX_RATE( 49151992, 49, 3, 3,  9961),
1133         PLL_36XX_RATE( 45158401, 45, 3, 3, 10381),
1134         { /* sentinel */ }
1135 };
1136
1137 static struct samsung_pll_rate_table exynos4x12_vpll_rates[] __initdata = {
1138         PLL_36XX_RATE(533000000, 133, 3, 1, 16384),
1139         PLL_36XX_RATE(440000000, 110, 3, 1,     0),
1140         PLL_36XX_RATE(350000000, 175, 3, 2,     0),
1141         PLL_36XX_RATE(266000000, 133, 3, 2,     0),
1142         PLL_36XX_RATE(160000000, 160, 3, 3,     0),
1143         PLL_36XX_RATE(106031250,  53, 3, 2,  1024),
1144         PLL_36XX_RATE( 53015625,  53, 3, 3,  1024),
1145         { /* sentinel */ }
1146 };
1147
1148 static struct samsung_pll_clock exynos4210_plls[nr_plls] __initdata = {
1149         [apll] = PLL_A(pll_4508, CLK_FOUT_APLL, "fout_apll", "fin_pll",
1150                 APLL_LOCK, APLL_CON0, "fout_apll", NULL),
1151         [mpll] = PLL_A(pll_4508, CLK_FOUT_MPLL, "fout_mpll", "fin_pll",
1152                 E4210_MPLL_LOCK, E4210_MPLL_CON0, "fout_mpll", NULL),
1153         [epll] = PLL_A(pll_4600, CLK_FOUT_EPLL, "fout_epll", "fin_pll",
1154                 EPLL_LOCK, EPLL_CON0, "fout_epll", NULL),
1155         [vpll] = PLL_A(pll_4650c, CLK_FOUT_VPLL, "fout_vpll", "mout_vpllsrc",
1156                 VPLL_LOCK, VPLL_CON0, "fout_vpll", NULL),
1157 };
1158
1159 static struct samsung_pll_clock exynos4x12_plls[nr_plls] __initdata = {
1160         [apll] = PLL(pll_35xx, CLK_FOUT_APLL, "fout_apll", "fin_pll",
1161                         APLL_LOCK, APLL_CON0, NULL),
1162         [mpll] = PLL(pll_35xx, CLK_FOUT_MPLL, "fout_mpll", "fin_pll",
1163                         E4X12_MPLL_LOCK, E4X12_MPLL_CON0, NULL),
1164         [epll] = PLL(pll_36xx, CLK_FOUT_EPLL, "fout_epll", "fin_pll",
1165                         EPLL_LOCK, EPLL_CON0, NULL),
1166         [vpll] = PLL(pll_36xx, CLK_FOUT_VPLL, "fout_vpll", "fin_pll",
1167                         VPLL_LOCK, VPLL_CON0, NULL),
1168 };
1169
1170 /* register exynos4 clocks */
1171 static void __init exynos4_clk_init(struct device_node *np,
1172                                     enum exynos4_soc soc)
1173 {
1174         struct samsung_clk_provider *ctx;
1175         exynos4_soc = soc;
1176
1177         reg_base = of_iomap(np, 0);
1178         if (!reg_base)
1179                 panic("%s: failed to map registers\n", __func__);
1180
1181         ctx = samsung_clk_init(np, reg_base, CLK_NR_CLKS);
1182         if (!ctx)
1183                 panic("%s: unable to allocate context.\n", __func__);
1184
1185         samsung_clk_of_register_fixed_ext(ctx, exynos4_fixed_rate_ext_clks,
1186                         ARRAY_SIZE(exynos4_fixed_rate_ext_clks),
1187                         ext_clk_match);
1188
1189         exynos4_clk_register_finpll(ctx);
1190
1191         if (exynos4_soc == EXYNOS4210) {
1192                 samsung_clk_register_mux(ctx, exynos4210_mux_early,
1193                                         ARRAY_SIZE(exynos4210_mux_early));
1194
1195                 if (_get_rate("fin_pll") == 24000000) {
1196                         exynos4210_plls[apll].rate_table =
1197                                                         exynos4210_apll_rates;
1198                         exynos4210_plls[epll].rate_table =
1199                                                         exynos4210_epll_rates;
1200                 }
1201
1202                 if (_get_rate("mout_vpllsrc") == 24000000)
1203                         exynos4210_plls[vpll].rate_table =
1204                                                         exynos4210_vpll_rates;
1205
1206                 samsung_clk_register_pll(ctx, exynos4210_plls,
1207                                         ARRAY_SIZE(exynos4210_plls), reg_base);
1208         } else {
1209                 if (_get_rate("fin_pll") == 24000000) {
1210                         exynos4x12_plls[apll].rate_table =
1211                                                         exynos4x12_apll_rates;
1212                         exynos4x12_plls[epll].rate_table =
1213                                                         exynos4x12_epll_rates;
1214                         exynos4x12_plls[vpll].rate_table =
1215                                                         exynos4x12_vpll_rates;
1216                 }
1217
1218                 samsung_clk_register_pll(ctx, exynos4x12_plls,
1219                                         ARRAY_SIZE(exynos4x12_plls), reg_base);
1220         }
1221
1222         samsung_clk_register_fixed_rate(ctx, exynos4_fixed_rate_clks,
1223                         ARRAY_SIZE(exynos4_fixed_rate_clks));
1224         samsung_clk_register_mux(ctx, exynos4_mux_clks,
1225                         ARRAY_SIZE(exynos4_mux_clks));
1226         samsung_clk_register_div(ctx, exynos4_div_clks,
1227                         ARRAY_SIZE(exynos4_div_clks));
1228         samsung_clk_register_gate(ctx, exynos4_gate_clks,
1229                         ARRAY_SIZE(exynos4_gate_clks));
1230
1231         if (exynos4_soc == EXYNOS4210) {
1232                 samsung_clk_register_fixed_rate(ctx, exynos4210_fixed_rate_clks,
1233                         ARRAY_SIZE(exynos4210_fixed_rate_clks));
1234                 samsung_clk_register_mux(ctx, exynos4210_mux_clks,
1235                         ARRAY_SIZE(exynos4210_mux_clks));
1236                 samsung_clk_register_div(ctx, exynos4210_div_clks,
1237                         ARRAY_SIZE(exynos4210_div_clks));
1238                 samsung_clk_register_gate(ctx, exynos4210_gate_clks,
1239                         ARRAY_SIZE(exynos4210_gate_clks));
1240                 samsung_clk_register_alias(ctx, exynos4210_aliases,
1241                         ARRAY_SIZE(exynos4210_aliases));
1242         } else {
1243                 samsung_clk_register_mux(ctx, exynos4x12_mux_clks,
1244                         ARRAY_SIZE(exynos4x12_mux_clks));
1245                 samsung_clk_register_div(ctx, exynos4x12_div_clks,
1246                         ARRAY_SIZE(exynos4x12_div_clks));
1247                 samsung_clk_register_gate(ctx, exynos4x12_gate_clks,
1248                         ARRAY_SIZE(exynos4x12_gate_clks));
1249                 samsung_clk_register_alias(ctx, exynos4x12_aliases,
1250                         ARRAY_SIZE(exynos4x12_aliases));
1251         }
1252
1253         samsung_clk_register_alias(ctx, exynos4_aliases,
1254                         ARRAY_SIZE(exynos4_aliases));
1255
1256         exynos4_clk_sleep_init();
1257
1258         pr_info("%s clocks: sclk_apll = %ld, sclk_mpll = %ld\n"
1259                 "\tsclk_epll = %ld, sclk_vpll = %ld, arm_clk = %ld\n",
1260                 exynos4_soc == EXYNOS4210 ? "Exynos4210" : "Exynos4x12",
1261                 _get_rate("sclk_apll"), _get_rate("sclk_mpll"),
1262                 _get_rate("sclk_epll"), _get_rate("sclk_vpll"),
1263                 _get_rate("arm_clk"));
1264 }
1265
1266
1267 static void __init exynos4210_clk_init(struct device_node *np)
1268 {
1269         exynos4_clk_init(np, EXYNOS4210);
1270 }
1271 CLK_OF_DECLARE(exynos4210_clk, "samsung,exynos4210-clock", exynos4210_clk_init);
1272
1273 static void __init exynos4412_clk_init(struct device_node *np)
1274 {
1275         exynos4_clk_init(np, EXYNOS4X12);
1276 }
1277 CLK_OF_DECLARE(exynos4412_clk, "samsung,exynos4412-clock", exynos4412_clk_init);