arch/mips/mm/tlbex.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Synthesize TLB refill handlers at runtime.
   7  *
   8  * Copyright (C) 2004, 2005, 2006, 2008  Thiemo Seufer
   9  * Copyright (C) 2005, 2007, 2008, 2009  Maciej W. Rozycki
  10  * Copyright (C) 2006  Ralf Baechle (ralf@linux-mips.org)
  11  * Copyright (C) 2008, 2009 Cavium Networks, Inc.
  12  * Copyright (C) 2011  MIPS Technologies, Inc.
  13  *
  14  * ... and the days got worse and worse and now you see
  15  * I've gone completely out of my mind.
  16  *
  17  * They're coming to take me a away haha
  18  * they're coming to take me a away hoho hihi haha
  19  * to the funny farm where code is beautiful all the time ...
  20  *
  21  * (Condolences to Napoleon XIV)
  22  */
  23
  24 #include <linux/bug.h>
  25 #include <linux/kernel.h>
  26 #include <linux/types.h>
  27 #include <linux/smp.h>
  28 #include <linux/string.h>
  29 #include <linux/cache.h>
  30
  31 #include <asm/cacheflush.h>
  32 #include <asm/cpu-type.h>
  33 #include <asm/pgtable.h>
  34 #include <asm/war.h>
  35 #include <asm/uasm.h>
  36 #include <asm/setup.h>
  37
  38 static int mips_xpa_disabled;
  39
  40 static int __init xpa_disable(char *s)
  41 {
  42         mips_xpa_disabled = 1;
  43
  44         return 1;
  45 }
  46
  47 __setup("noxpa", xpa_disable);
  48
  49 /*
  50  * TLB load/store/modify handlers.
  51  *
  52  * Only the fastpath gets synthesized at runtime, the slowpath for
  53  * do_page_fault remains normal asm.
  54  */
  55 extern void tlb_do_page_fault_0(void);
  56 extern void tlb_do_page_fault_1(void);
  57
  58 struct work_registers {
  59         int r1;
  60         int r2;
  61         int r3;
  62 };
  63
  64 struct tlb_reg_save {
  65         unsigned long a;
  66         unsigned long b;
  67 } ____cacheline_aligned_in_smp;
  68
  69 static struct tlb_reg_save handler_reg_save[NR_CPUS];
  70
  71 static inline int r45k_bvahwbug(void)
  72 {
  73         /* XXX: We should probe for the presence of this bug, but we don't. */
  74         return 0;
  75 }
  76
  77 static inline int r4k_250MHZhwbug(void)
  78 {
  79         /* XXX: We should probe for the presence of this bug, but we don't. */
  80         return 0;
  81 }
  82
  83 static inline int __maybe_unused bcm1250_m3_war(void)
  84 {
  85         return BCM1250_M3_WAR;
  86 }
  87
  88 static inline int __maybe_unused r10000_llsc_war(void)
  89 {
  90         return R10000_LLSC_WAR;
  91 }
  92
  93 static int use_bbit_insns(void)
  94 {
  95         switch (current_cpu_type()) {
  96         case CPU_CAVIUM_OCTEON:
  97         case CPU_CAVIUM_OCTEON_PLUS:
  98         case CPU_CAVIUM_OCTEON2:
  99         case CPU_CAVIUM_OCTEON3:
 100                 return 1;
 101         default:
 102                 return 0;
 103         }
 104 }
 105
 106 static int use_lwx_insns(void)
 107 {
 108         switch (current_cpu_type()) {
 109         case CPU_CAVIUM_OCTEON2:
 110         case CPU_CAVIUM_OCTEON3:
 111                 return 1;
 112         default:
 113                 return 0;
 114         }
 115 }
 116 #if defined(CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE) && \
 117     CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE > 0
 118 static bool scratchpad_available(void)
 119 {
 120         return true;
 121 }
 122 static int scratchpad_offset(int i)
 123 {
 124         /*
 125          * CVMSEG starts at address -32768 and extends for
 126          * CAVIUM_OCTEON_CVMSEG_SIZE 128 byte cache lines.
 127          */
 128         i += 1; /* Kernel use starts at the top and works down. */
 129         return CONFIG_CAVIUM_OCTEON_CVMSEG_SIZE * 128 - (8 * i) - 32768;
 130 }
 131 #else
 132 static bool scratchpad_available(void)
 133 {
 134         return false;
 135 }
 136 static int scratchpad_offset(int i)
 137 {
 138         BUG();
 139         /* Really unreachable, but evidently some GCC want this. */
 140         return 0;
 141 }
 142 #endif
 143 /*
 144  * Found by experiment: At least some revisions of the 4kc throw under
 145  * some circumstances a machine check exception, triggered by invalid
 146  * values in the index register.  Delaying the tlbp instruction until
 147  * after the next branch,  plus adding an additional nop in front of
 148  * tlbwi/tlbwr avoids the invalid index register values. Nobody knows
 149  * why; it's not an issue caused by the core RTL.
 150  *
 151  */
 152 static int m4kc_tlbp_war(void)
 153 {
 154         return (current_cpu_data.processor_id & 0xffff00) ==
 155                (PRID_COMP_MIPS | PRID_IMP_4KC);
 156 }
 157
 158 /* Handle labels (which must be positive integers). */
 159 enum label_id {
 160         label_second_part = 1,
 161         label_leave,
 162         label_vmalloc,
 163         label_vmalloc_done,
 164         label_tlbw_hazard_0,
 165         label_split = label_tlbw_hazard_0 + 8,
 166         label_tlbl_goaround1,
 167         label_tlbl_goaround2,
 168         label_nopage_tlbl,
 169         label_nopage_tlbs,
 170         label_nopage_tlbm,
 171         label_smp_pgtable_change,
 172         label_r3000_write_probe_fail,
 173         label_large_segbits_fault,
 174 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 175         label_tlb_huge_update,
 176 #endif
 177 };
 178
 179 UASM_L_LA(_second_part)
 180 UASM_L_LA(_leave)
 181 UASM_L_LA(_vmalloc)
 182 UASM_L_LA(_vmalloc_done)
 183 /* _tlbw_hazard_x is handled differently.  */
 184 UASM_L_LA(_split)
 185 UASM_L_LA(_tlbl_goaround1)
 186 UASM_L_LA(_tlbl_goaround2)
 187 UASM_L_LA(_nopage_tlbl)
 188 UASM_L_LA(_nopage_tlbs)
 189 UASM_L_LA(_nopage_tlbm)
 190 UASM_L_LA(_smp_pgtable_change)
 191 UASM_L_LA(_r3000_write_probe_fail)
 192 UASM_L_LA(_large_segbits_fault)
 193 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 194 UASM_L_LA(_tlb_huge_update)
 195 #endif
 196
 197 static int hazard_instance;
 198
 199 static void uasm_bgezl_hazard(u32 **p, struct uasm_reloc **r, int instance)
 200 {
 201         switch (instance) {
 202         case 0 ... 7:
 203                 uasm_il_bgezl(p, r, 0, label_tlbw_hazard_0 + instance);
 204                 return;
 205         default:
 206                 BUG();
 207         }
 208 }
 209
 210 static void uasm_bgezl_label(struct uasm_label **l, u32 **p, int instance)
 211 {
 212         switch (instance) {
 213         case 0 ... 7:
 214                 uasm_build_label(l, *p, label_tlbw_hazard_0 + instance);
 215                 break;
 216         default:
 217                 BUG();
 218         }
 219 }
 220
 221 /*
 222  * pgtable bits are assigned dynamically depending on processor feature
 223  * and statically based on kernel configuration.  This spits out the actual
 224  * values the kernel is using.  Required to make sense from disassembled
 225  * TLB exception handlers.
 226  */
 227 static void output_pgtable_bits_defines(void)
 228 {
 229 #define pr_define(fmt, ...)                                     \
 230         pr_debug("#define " fmt, ##__VA_ARGS__)
 231
 232         pr_debug("#include <asm/asm.h>\n");
 233         pr_debug("#include <asm/regdef.h>\n");
 234         pr_debug("\n");
 235
 236         pr_define("_PAGE_PRESENT_SHIFT %d\n", _PAGE_PRESENT_SHIFT);
 237         pr_define("_PAGE_NO_READ_SHIFT %d\n", _PAGE_NO_READ_SHIFT);
 238         pr_define("_PAGE_WRITE_SHIFT %d\n", _PAGE_WRITE_SHIFT);
 239         pr_define("_PAGE_ACCESSED_SHIFT %d\n", _PAGE_ACCESSED_SHIFT);
 240         pr_define("_PAGE_MODIFIED_SHIFT %d\n", _PAGE_MODIFIED_SHIFT);
 241 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 242         pr_define("_PAGE_HUGE_SHIFT %d\n", _PAGE_HUGE_SHIFT);
 243 #endif
 244 #ifdef _PAGE_NO_EXEC_SHIFT
 245         if (cpu_has_rixi)
 246                 pr_define("_PAGE_NO_EXEC_SHIFT %d\n", _PAGE_NO_EXEC_SHIFT);
 247 #endif
 248         pr_define("_PAGE_GLOBAL_SHIFT %d\n", _PAGE_GLOBAL_SHIFT);
 249         pr_define("_PAGE_VALID_SHIFT %d\n", _PAGE_VALID_SHIFT);
 250         pr_define("_PAGE_DIRTY_SHIFT %d\n", _PAGE_DIRTY_SHIFT);
 251         pr_define("_PFN_SHIFT %d\n", _PFN_SHIFT);
 252         pr_debug("\n");
 253 }
 254
 255 static inline void dump_handler(const char *symbol, const u32 *handler, int count)
 256 {
 257         int i;
 258
 259         pr_debug("LEAF(%s)\n", symbol);
 260
 261         pr_debug("\t.set push\n");
 262         pr_debug("\t.set noreorder\n");
 263
 264         for (i = 0; i < count; i++)
 265                 pr_debug("\t.word\t0x%08x\t\t# %p\n", handler[i], &handler[i]);
 266
 267         pr_debug("\t.set\tpop\n");
 268
 269         pr_debug("\tEND(%s)\n", symbol);
 270 }
 271
 272 /* The only general purpose registers allowed in TLB handlers. */
 273 #define K0              26
 274 #define K1              27
 275
 276 /* Some CP0 registers */
 277 #define C0_INDEX        0, 0
 278 #define C0_ENTRYLO0     2, 0
 279 #define C0_TCBIND       2, 2
 280 #define C0_ENTRYLO1     3, 0
 281 #define C0_CONTEXT      4, 0
 282 #define C0_PAGEMASK     5, 0
 283 #define C0_PWBASE       5, 5
 284 #define C0_PWFIELD      5, 6
 285 #define C0_PWSIZE       5, 7
 286 #define C0_PWCTL        6, 6
 287 #define C0_BADVADDR     8, 0
 288 #define C0_PGD          9, 7
 289 #define C0_ENTRYHI      10, 0
 290 #define C0_EPC          14, 0
 291 #define C0_XCONTEXT     20, 0
 292
 293 #ifdef CONFIG_64BIT
 294 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_XCONTEXT)
 295 #else
 296 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_CONTEXT)
 297 #endif
 298
 299 /* The worst case length of the handler is around 18 instructions for
 300  * R3000-style TLBs and up to 63 instructions for R4000-style TLBs.
 301  * Maximum space available is 32 instructions for R3000 and 64
 302  * instructions for R4000.
 303  *
 304  * We deliberately chose a buffer size of 128, so we won't scribble
 305  * over anything important on overflow before we panic.
 306  */
 307 static u32 tlb_handler[128];
 308
 309 /* simply assume worst case size for labels and relocs */
 310 static struct uasm_label labels[128];
 311 static struct uasm_reloc relocs[128];
 312
 313 static int check_for_high_segbits;
 314 static bool fill_includes_sw_bits;
 315
 316 static unsigned int kscratch_used_mask;
 317
 318 static inline int __maybe_unused c0_kscratch(void)
 319 {
 320         switch (current_cpu_type()) {
 321         case CPU_XLP:
 322         case CPU_XLR:
 323                 return 22;
 324         default:
 325                 return 31;
 326         }
 327 }
 328
 329 static int allocate_kscratch(void)
 330 {
 331         int r;
 332         unsigned int a = cpu_data[0].kscratch_mask & ~kscratch_used_mask;
 333
 334         r = ffs(a);
 335
 336         if (r == 0)
 337                 return -1;
 338
 339         r--; /* make it zero based */
 340
 341         kscratch_used_mask |= (1 << r);
 342
 343         return r;
 344 }
 345
 346 static int scratch_reg;
 347 static int pgd_reg;
 348 enum vmalloc64_mode {not_refill, refill_scratch, refill_noscratch};
 349
 350 static struct work_registers build_get_work_registers(u32 **p)
 351 {
 352         struct work_registers r;
 353
 354         if (scratch_reg >= 0) {
 355                 /* Save in CPU local C0_KScratch? */
 356                 UASM_i_MTC0(p, 1, c0_kscratch(), scratch_reg);
 357                 r.r1 = K0;
 358                 r.r2 = K1;
 359                 r.r3 = 1;
 360                 return r;
 361         }
 362
 363         if (num_possible_cpus() > 1) {
 364                 /* Get smp_processor_id */
 365                 UASM_i_CPUID_MFC0(p, K0, SMP_CPUID_REG);
 366                 UASM_i_SRL_SAFE(p, K0, K0, SMP_CPUID_REGSHIFT);
 367
 368                 /* handler_reg_save index in K0 */
 369                 UASM_i_SLL(p, K0, K0, ilog2(sizeof(struct tlb_reg_save)));
 370
 371                 UASM_i_LA(p, K1, (long)&handler_reg_save);
 372                 UASM_i_ADDU(p, K0, K0, K1);
 373         } else {
 374                 UASM_i_LA(p, K0, (long)&handler_reg_save);
 375         }
 376         /* K0 now points to save area, save $1 and $2  */
 377         UASM_i_SW(p, 1, offsetof(struct tlb_reg_save, a), K0);
 378         UASM_i_SW(p, 2, offsetof(struct tlb_reg_save, b), K0);
 379
 380         r.r1 = K1;
 381         r.r2 = 1;
 382         r.r3 = 2;
 383         return r;
 384 }
 385
 386 static void build_restore_work_registers(u32 **p)
 387 {
 388         if (scratch_reg >= 0) {
 389                 uasm_i_ehb(p);
 390                 UASM_i_MFC0(p, 1, c0_kscratch(), scratch_reg);
 391                 return;
 392         }
 393         /* K0 already points to save area, restore $1 and $2  */
 394         UASM_i_LW(p, 1, offsetof(struct tlb_reg_save, a), K0);
 395         UASM_i_LW(p, 2, offsetof(struct tlb_reg_save, b), K0);
 396 }
 397
 398 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 399
 400 /*
 401  * CONFIG_MIPS_PGD_C0_CONTEXT implies 64 bit and lack of pgd_current,
 402  * we cannot do r3000 under these circumstances.
 403  *
 404  * Declare pgd_current here instead of including mmu_context.h to avoid type
 405  * conflicts for tlbmiss_handler_setup_pgd
 406  */
 407 extern unsigned long pgd_current[];
 408
 409 /*
 410  * The R3000 TLB handler is simple.
 411  */
 412 static void build_r3000_tlb_refill_handler(void)
 413 {
 414         long pgdc = (long)pgd_current;
 415         u32 *p;
 416
 417         memset(tlb_handler, 0, sizeof(tlb_handler));
 418         p = tlb_handler;
 419
 420         uasm_i_mfc0(&p, K0, C0_BADVADDR);
 421         uasm_i_lui(&p, K1, uasm_rel_hi(pgdc)); /* cp0 delay */
 422         uasm_i_lw(&p, K1, uasm_rel_lo(pgdc), K1);
 423         uasm_i_srl(&p, K0, K0, 22); /* load delay */
 424         uasm_i_sll(&p, K0, K0, 2);
 425         uasm_i_addu(&p, K1, K1, K0);
 426         uasm_i_mfc0(&p, K0, C0_CONTEXT);
 427         uasm_i_lw(&p, K1, 0, K1); /* cp0 delay */
 428         uasm_i_andi(&p, K0, K0, 0xffc); /* load delay */
 429         uasm_i_addu(&p, K1, K1, K0);
 430         uasm_i_lw(&p, K0, 0, K1);
 431         uasm_i_nop(&p); /* load delay */
 432         uasm_i_mtc0(&p, K0, C0_ENTRYLO0);
 433         uasm_i_mfc0(&p, K1, C0_EPC); /* cp0 delay */
 434         uasm_i_tlbwr(&p); /* cp0 delay */
 435         uasm_i_jr(&p, K1);
 436         uasm_i_rfe(&p); /* branch delay */
 437
 438         if (p > tlb_handler + 32)
 439                 panic("TLB refill handler space exceeded");
 440
 441         pr_debug("Wrote TLB refill handler (%u instructions).\n",
 442                  (unsigned int)(p - tlb_handler));
 443
 444         memcpy((void *)ebase, tlb_handler, 0x80);
 445         local_flush_icache_range(ebase, ebase + 0x80);
 446
 447         dump_handler("r3000_tlb_refill", (u32 *)ebase, 32);
 448 }
 449 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
 450
 451 /*
 452  * The R4000 TLB handler is much more complicated. We have two
 453  * consecutive handler areas with 32 instructions space each.
 454  * Since they aren't used at the same time, we can overflow in the
 455  * other one.To keep things simple, we first assume linear space,
 456  * then we relocate it to the final handler layout as needed.
 457  */
 458 static u32 final_handler[64];
 459
 460 /*
 461  * Hazards
 462  *
 463  * From the IDT errata for the QED RM5230 (Nevada), processor revision 1.0:
 464  * 2. A timing hazard exists for the TLBP instruction.
 465  *
 466  *      stalling_instruction
 467  *      TLBP
 468  *
 469  * The JTLB is being read for the TLBP throughout the stall generated by the
 470  * previous instruction. This is not really correct as the stalling instruction
 471  * can modify the address used to access the JTLB.  The failure symptom is that
 472  * the TLBP instruction will use an address created for the stalling instruction
 473  * and not the address held in C0_ENHI and thus report the wrong results.
 474  *
 475  * The software work-around is to not allow the instruction preceding the TLBP
 476  * to stall - make it an NOP or some other instruction guaranteed not to stall.
 477  *
 478  * Errata 2 will not be fixed.  This errata is also on the R5000.
 479  *
 480  * As if we MIPS hackers wouldn't know how to nop pipelines happy ...
 481  */
 482 static void __maybe_unused build_tlb_probe_entry(u32 **p)
 483 {
 484         switch (current_cpu_type()) {
 485         /* Found by experiment: R4600 v2.0/R4700 needs this, too.  */
 486         case CPU_R4600:
 487         case CPU_R4700:
 488         case CPU_R5000:
 489         case CPU_NEVADA:
 490                 uasm_i_nop(p);
 491                 uasm_i_tlbp(p);
 492                 break;
 493
 494         default:
 495                 uasm_i_tlbp(p);
 496                 break;
 497         }
 498 }
 499
 500 /*
 501  * Write random or indexed TLB entry, and care about the hazards from
 502  * the preceding mtc0 and for the following eret.
 503  */
 504 enum tlb_write_entry { tlb_random, tlb_indexed };
 505
 506 static void build_tlb_write_entry(u32 **p, struct uasm_label **l,
 507                                   struct uasm_reloc **r,
 508                                   enum tlb_write_entry wmode)
 509 {
 510         void(*tlbw)(u32 **) = NULL;
 511
 512         switch (wmode) {
 513         case tlb_random: tlbw = uasm_i_tlbwr; break;
 514         case tlb_indexed: tlbw = uasm_i_tlbwi; break;
 515         }
 516
 517         if (cpu_has_mips_r2_r6) {
 518                 if (cpu_has_mips_r2_exec_hazard)
 519                         uasm_i_ehb(p);
 520                 tlbw(p);
 521                 return;
 522         }
 523
 524         switch (current_cpu_type()) {
 525         case CPU_R4000PC:
 526         case CPU_R4000SC:
 527         case CPU_R4000MC:
 528         case CPU_R4400PC:
 529         case CPU_R4400SC:
 530         case CPU_R4400MC:
 531                 /*
 532                  * This branch uses up a mtc0 hazard nop slot and saves
 533                  * two nops after the tlbw instruction.
 534                  */
 535                 uasm_bgezl_hazard(p, r, hazard_instance);
 536                 tlbw(p);
 537                 uasm_bgezl_label(l, p, hazard_instance);
 538                 hazard_instance++;
 539                 uasm_i_nop(p);
 540                 break;
 541
 542         case CPU_R4600:
 543         case CPU_R4700:
 544                 uasm_i_nop(p);
 545                 tlbw(p);
 546                 uasm_i_nop(p);
 547                 break;
 548
 549         case CPU_R5000:
 550         case CPU_NEVADA:
 551                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 552                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 553                 tlbw(p);
 554                 break;
 555
 556         case CPU_R4300:
 557         case CPU_5KC:
 558         case CPU_TX49XX:
 559         case CPU_PR4450:
 560         case CPU_XLR:
 561                 uasm_i_nop(p);
 562                 tlbw(p);
 563                 break;
 564
 565         case CPU_R10000:
 566         case CPU_R12000:
 567         case CPU_R14000:
 568         case CPU_R16000:
 569         case CPU_4KC:
 570         case CPU_4KEC:
 571         case CPU_M14KC:
 572         case CPU_M14KEC:
 573         case CPU_SB1:
 574         case CPU_SB1A:
 575         case CPU_4KSC:
 576         case CPU_20KC:
 577         case CPU_25KF:
 578         case CPU_BMIPS32:
 579         case CPU_BMIPS3300:
 580         case CPU_BMIPS4350:
 581         case CPU_BMIPS4380:
 582         case CPU_BMIPS5000:
 583         case CPU_LOONGSON2:
 584         case CPU_LOONGSON3:
 585         case CPU_R5500:
 586                 if (m4kc_tlbp_war())
 587                         uasm_i_nop(p);
 588         case CPU_ALCHEMY:
 589                 tlbw(p);
 590                 break;
 591
 592         case CPU_RM7000:
 593                 uasm_i_nop(p);
 594                 uasm_i_nop(p);
 595                 uasm_i_nop(p);
 596                 uasm_i_nop(p);
 597                 tlbw(p);
 598                 break;
 599
 600         case CPU_VR4111:
 601         case CPU_VR4121:
 602         case CPU_VR4122:
 603         case CPU_VR4181:
 604         case CPU_VR4181A:
 605                 uasm_i_nop(p);
 606                 uasm_i_nop(p);
 607                 tlbw(p);
 608                 uasm_i_nop(p);
 609                 uasm_i_nop(p);
 610                 break;
 611
 612         case CPU_VR4131:
 613         case CPU_VR4133:
 614         case CPU_R5432:
 615                 uasm_i_nop(p);
 616                 uasm_i_nop(p);
 617                 tlbw(p);
 618                 break;
 619
 620         case CPU_JZRISC:
 621                 tlbw(p);
 622                 uasm_i_nop(p);
 623                 break;
 624
 625         default:
 626                 panic("No TLB refill handler yet (CPU type: %d)",
 627                       current_cpu_type());
 628                 break;
 629         }
 630 }
 631
 632 static __maybe_unused void build_convert_pte_to_entrylo(u32 **p,
 633                                                         unsigned int reg)
 634 {
 635         if (_PAGE_GLOBAL_SHIFT == 0) {
 636                 /* pte_t is already in EntryLo format */
 637                 return;
 638         }
 639
 640         if (cpu_has_rixi && _PAGE_NO_EXEC) {
 641                 if (fill_includes_sw_bits) {
 642                         UASM_i_ROTR(p, reg, reg, ilog2(_PAGE_GLOBAL));
 643                 } else {
 644                         UASM_i_SRL(p, reg, reg, ilog2(_PAGE_NO_EXEC));
 645                         UASM_i_ROTR(p, reg, reg,
 646                                     ilog2(_PAGE_GLOBAL) - ilog2(_PAGE_NO_EXEC));
 647                 }
 648         } else {
 649 #ifdef CONFIG_PHYS_ADDR_T_64BIT
 650                 uasm_i_dsrl_safe(p, reg, reg, ilog2(_PAGE_GLOBAL));
 651 #else
 652                 UASM_i_SRL(p, reg, reg, ilog2(_PAGE_GLOBAL));
 653 #endif
 654         }
 655 }
 656
 657 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
 658
 659 static void build_restore_pagemask(u32 **p, struct uasm_reloc **r,
 660                                    unsigned int tmp, enum label_id lid,
 661                                    int restore_scratch)
 662 {
 663         if (restore_scratch) {
 664                 /* Reset default page size */
 665                 if (PM_DEFAULT_MASK >> 16) {
 666                         uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 667                         uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 668                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 669                         uasm_il_b(p, r, lid);
 670                 } else if (PM_DEFAULT_MASK) {
 671                         uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 672                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 673                         uasm_il_b(p, r, lid);
 674                 } else {
 675                         uasm_i_mtc0(p, 0, C0_PAGEMASK);
 676                         uasm_il_b(p, r, lid);
 677                 }
 678                 if (scratch_reg >= 0) {
 679                         uasm_i_ehb(p);
 680                         UASM_i_MFC0(p, 1, c0_kscratch(), scratch_reg);
 681                 } else {
 682                         UASM_i_LW(p, 1, scratchpad_offset(0), 0);
 683                 }
 684         } else {
 685                 /* Reset default page size */
 686                 if (PM_DEFAULT_MASK >> 16) {
 687                         uasm_i_lui(p, tmp, PM_DEFAULT_MASK >> 16);
 688                         uasm_i_ori(p, tmp, tmp, PM_DEFAULT_MASK & 0xffff);
 689                         uasm_il_b(p, r, lid);
 690                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 691                 } else if (PM_DEFAULT_MASK) {
 692                         uasm_i_ori(p, tmp, 0, PM_DEFAULT_MASK);
 693                         uasm_il_b(p, r, lid);
 694                         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 695                 } else {
 696                         uasm_il_b(p, r, lid);
 697                         uasm_i_mtc0(p, 0, C0_PAGEMASK);
 698                 }
 699         }
 700 }
 701
 702 static void build_huge_tlb_write_entry(u32 **p, struct uasm_label **l,
 703                                        struct uasm_reloc **r,
 704                                        unsigned int tmp,
 705                                        enum tlb_write_entry wmode,
 706                                        int restore_scratch)
 707 {
 708         /* Set huge page tlb entry size */
 709         uasm_i_lui(p, tmp, PM_HUGE_MASK >> 16);
 710         uasm_i_ori(p, tmp, tmp, PM_HUGE_MASK & 0xffff);
 711         uasm_i_mtc0(p, tmp, C0_PAGEMASK);
 712
 713         build_tlb_write_entry(p, l, r, wmode);
 714
 715         build_restore_pagemask(p, r, tmp, label_leave, restore_scratch);
 716 }
 717
 718 /*
 719  * Check if Huge PTE is present, if so then jump to LABEL.
 720  */
 721 static void
 722 build_is_huge_pte(u32 **p, struct uasm_reloc **r, unsigned int tmp,
 723                   unsigned int pmd, int lid)
 724 {
 725         UASM_i_LW(p, tmp, 0, pmd);
 726         if (use_bbit_insns()) {
 727                 uasm_il_bbit1(p, r, tmp, ilog2(_PAGE_HUGE), lid);
 728         } else {
 729                 uasm_i_andi(p, tmp, tmp, _PAGE_HUGE);
 730                 uasm_il_bnez(p, r, tmp, lid);
 731         }
 732 }
 733
 734 static void build_huge_update_entries(u32 **p, unsigned int pte,
 735                                       unsigned int tmp)
 736 {
 737         int small_sequence;
 738
 739         /*
 740          * A huge PTE describes an area the size of the
 741          * configured huge page size. This is twice the
 742          * of the large TLB entry size we intend to use.
 743          * A TLB entry half the size of the configured
 744          * huge page size is configured into entrylo0
 745          * and entrylo1 to cover the contiguous huge PTE
 746          * address space.
 747          */
 748         small_sequence = (HPAGE_SIZE >> 7) < 0x10000;
 749
 750         /* We can clobber tmp.  It isn't used after this.*/
 751         if (!small_sequence)
 752                 uasm_i_lui(p, tmp, HPAGE_SIZE >> (7 + 16));
 753
 754         build_convert_pte_to_entrylo(p, pte);
 755         UASM_i_MTC0(p, pte, C0_ENTRYLO0); /* load it */
 756         /* convert to entrylo1 */
 757         if (small_sequence)
 758                 UASM_i_ADDIU(p, pte, pte, HPAGE_SIZE >> 7);
 759         else
 760                 UASM_i_ADDU(p, pte, pte, tmp);
 761
 762         UASM_i_MTC0(p, pte, C0_ENTRYLO1); /* load it */
 763 }
 764
 765 static void build_huge_handler_tail(u32 **p, struct uasm_reloc **r,
 766                                     struct uasm_label **l,
 767                                     unsigned int pte,
 768                                     unsigned int ptr,
 769                                     unsigned int flush)
 770 {
 771 #ifdef CONFIG_SMP
 772         UASM_i_SC(p, pte, 0, ptr);
 773         uasm_il_beqz(p, r, pte, label_tlb_huge_update);
 774         UASM_i_LW(p, pte, 0, ptr); /* Needed because SC killed our PTE */
 775 #else
 776         UASM_i_SW(p, pte, 0, ptr);
 777 #endif
 778         if (cpu_has_ftlb && flush) {
 779                 BUG_ON(!cpu_has_tlbinv);
 780
 781                 UASM_i_MFC0(p, ptr, C0_ENTRYHI);
 782                 uasm_i_ori(p, ptr, ptr, MIPS_ENTRYHI_EHINV);
 783                 UASM_i_MTC0(p, ptr, C0_ENTRYHI);
 784                 build_tlb_write_entry(p, l, r, tlb_indexed);
 785
 786                 uasm_i_xori(p, ptr, ptr, MIPS_ENTRYHI_EHINV);
 787                 UASM_i_MTC0(p, ptr, C0_ENTRYHI);
 788                 build_huge_update_entries(p, pte, ptr);
 789                 build_huge_tlb_write_entry(p, l, r, pte, tlb_random, 0);
 790
 791                 return;
 792         }
 793
 794         build_huge_update_entries(p, pte, ptr);
 795         build_huge_tlb_write_entry(p, l, r, pte, tlb_indexed, 0);
 796 }
 797 #endif /* CONFIG_MIPS_HUGE_TLB_SUPPORT */
 798
 799 #ifdef CONFIG_64BIT
 800 /*
 801  * TMP and PTR are scratch.
 802  * TMP will be clobbered, PTR will hold the pmd entry.
 803  */
 804 static void
 805 build_get_pmde64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 806                  unsigned int tmp, unsigned int ptr)
 807 {
 808 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
 809         long pgdc = (long)pgd_current;
 810 #endif
 811         /*
 812          * The vmalloc handling is not in the hotpath.
 813          */
 814         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 815
 816         if (check_for_high_segbits) {
 817                 /*
 818                  * The kernel currently implicitely assumes that the
 819                  * MIPS SEGBITS parameter for the processor is
 820                  * (PGDIR_SHIFT+PGDIR_BITS) or less, and will never
 821                  * allocate virtual addresses outside the maximum
 822                  * range for SEGBITS = (PGDIR_SHIFT+PGDIR_BITS). But
 823                  * that doesn't prevent user code from accessing the
 824                  * higher xuseg addresses.  Here, we make sure that
 825                  * everything but the lower xuseg addresses goes down
 826                  * the module_alloc/vmalloc path.
 827                  */
 828                 uasm_i_dsrl_safe(p, ptr, tmp, PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
 829                 uasm_il_bnez(p, r, ptr, label_vmalloc);
 830         } else {
 831                 uasm_il_bltz(p, r, tmp, label_vmalloc);
 832         }
 833         /* No uasm_i_nop needed here, since the next insn doesn't touch TMP. */
 834
 835         if (pgd_reg != -1) {
 836                 /* pgd is in pgd_reg */
 837                 if (cpu_has_ldpte)
 838                         UASM_i_MFC0(p, ptr, C0_PWBASE);
 839                 else
 840                         UASM_i_MFC0(p, ptr, c0_kscratch(), pgd_reg);
 841         } else {
 842 #if defined(CONFIG_MIPS_PGD_C0_CONTEXT)
 843                 /*
 844                  * &pgd << 11 stored in CONTEXT [23..63].
 845                  */
 846                 UASM_i_MFC0(p, ptr, C0_CONTEXT);
 847
 848                 /* Clear lower 23 bits of context. */
 849                 uasm_i_dins(p, ptr, 0, 0, 23);
 850
 851                 /* 1 0  1 0 1  << 6  xkphys cached */
 852                 uasm_i_ori(p, ptr, ptr, 0x540);
 853                 uasm_i_drotr(p, ptr, ptr, 11);
 854 #elif defined(CONFIG_SMP)
 855                 UASM_i_CPUID_MFC0(p, ptr, SMP_CPUID_REG);
 856                 uasm_i_dsrl_safe(p, ptr, ptr, SMP_CPUID_PTRSHIFT);
 857                 UASM_i_LA_mostly(p, tmp, pgdc);
 858                 uasm_i_daddu(p, ptr, ptr, tmp);
 859                 uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 860                 uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 861 #else
 862                 UASM_i_LA_mostly(p, ptr, pgdc);
 863                 uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 864 #endif
 865         }
 866
 867         uasm_l_vmalloc_done(l, *p);
 868
 869         /* get pgd offset in bytes */
 870         uasm_i_dsrl_safe(p, tmp, tmp, PGDIR_SHIFT - 3);
 871
 872         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PGD - 1)<<3);
 873         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pgd offset */
 874 #ifndef __PAGETABLE_PMD_FOLDED
 875         uasm_i_dmfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 876         uasm_i_ld(p, ptr, 0, ptr); /* get pmd pointer */
 877         uasm_i_dsrl_safe(p, tmp, tmp, PMD_SHIFT-3); /* get pmd offset in bytes */
 878         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PMD - 1)<<3);
 879         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pmd offset */
 880 #endif
 881 }
 882
 883 /*
 884  * BVADDR is the faulting address, PTR is scratch.
 885  * PTR will hold the pgd for vmalloc.
 886  */
 887 static void
 888 build_get_pgd_vmalloc64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 889                         unsigned int bvaddr, unsigned int ptr,
 890                         enum vmalloc64_mode mode)
 891 {
 892         long swpd = (long)swapper_pg_dir;
 893         int single_insn_swpd;
 894         int did_vmalloc_branch = 0;
 895
 896         single_insn_swpd = uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd);
 897
 898         uasm_l_vmalloc(l, *p);
 899
 900         if (mode != not_refill && check_for_high_segbits) {
 901                 if (single_insn_swpd) {
 902                         uasm_il_bltz(p, r, bvaddr, label_vmalloc_done);
 903                         uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 904                         did_vmalloc_branch = 1;
 905                         /* fall through */
 906                 } else {
 907                         uasm_il_bgez(p, r, bvaddr, label_large_segbits_fault);
 908                 }
 909         }
 910         if (!did_vmalloc_branch) {
 911                 if (single_insn_swpd) {
 912                         uasm_il_b(p, r, label_vmalloc_done);
 913                         uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 914                 } else {
 915                         UASM_i_LA_mostly(p, ptr, swpd);
 916                         uasm_il_b(p, r, label_vmalloc_done);
 917                         if (uasm_in_compat_space_p(swpd))
 918                                 uasm_i_addiu(p, ptr, ptr, uasm_rel_lo(swpd));
 919                         else
 920                                 uasm_i_daddiu(p, ptr, ptr, uasm_rel_lo(swpd));
 921                 }
 922         }
 923         if (mode != not_refill && check_for_high_segbits) {
 924                 uasm_l_large_segbits_fault(l, *p);
 925                 /*
 926                  * We get here if we are an xsseg address, or if we are
 927                  * an xuseg address above (PGDIR_SHIFT+PGDIR_BITS) boundary.
 928                  *
 929                  * Ignoring xsseg (assume disabled so would generate
 930                  * (address errors?), the only remaining possibility
 931                  * is the upper xuseg addresses.  On processors with
 932                  * TLB_SEGBITS <= PGDIR_SHIFT+PGDIR_BITS, these
 933                  * addresses would have taken an address error. We try
 934                  * to mimic that here by taking a load/istream page
 935                  * fault.
 936                  */
 937                 UASM_i_LA(p, ptr, (unsigned long)tlb_do_page_fault_0);
 938                 uasm_i_jr(p, ptr);
 939
 940                 if (mode == refill_scratch) {
 941                         if (scratch_reg >= 0) {
 942                                 uasm_i_ehb(p);
 943                                 UASM_i_MFC0(p, 1, c0_kscratch(), scratch_reg);
 944                         } else {
 945                                 UASM_i_LW(p, 1, scratchpad_offset(0), 0);
 946                         }
 947                 } else {
 948                         uasm_i_nop(p);
 949                 }
 950         }
 951 }
 952
 953 #else /* !CONFIG_64BIT */
 954
 955 /*
 956  * TMP and PTR are scratch.
 957  * TMP will be clobbered, PTR will hold the pgd entry.
 958  */
 959 static void __maybe_unused
 960 build_get_pgde32(u32 **p, unsigned int tmp, unsigned int ptr)
 961 {
 962         if (pgd_reg != -1) {
 963                 /* pgd is in pgd_reg */
 964                 uasm_i_mfc0(p, ptr, c0_kscratch(), pgd_reg);
 965                 uasm_i_mfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 966         } else {
 967                 long pgdc = (long)pgd_current;
 968
 969                 /* 32 bit SMP has smp_processor_id() stored in CONTEXT. */
 970 #ifdef CONFIG_SMP
 971                 uasm_i_mfc0(p, ptr, SMP_CPUID_REG);
 972                 UASM_i_LA_mostly(p, tmp, pgdc);
 973                 uasm_i_srl(p, ptr, ptr, SMP_CPUID_PTRSHIFT);
 974                 uasm_i_addu(p, ptr, tmp, ptr);
 975 #else
 976                 UASM_i_LA_mostly(p, ptr, pgdc);
 977 #endif
 978                 uasm_i_mfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 979                 uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
 980         }
 981         uasm_i_srl(p, tmp, tmp, PGDIR_SHIFT); /* get pgd only bits */
 982         uasm_i_sll(p, tmp, tmp, PGD_T_LOG2);
 983         uasm_i_addu(p, ptr, ptr, tmp); /* add in pgd offset */
 984 }
 985
 986 #endif /* !CONFIG_64BIT */
 987
 988 static void build_adjust_context(u32 **p, unsigned int ctx)
 989 {
 990         unsigned int shift = 4 - (PTE_T_LOG2 + 1) + PAGE_SHIFT - 12;
 991         unsigned int mask = (PTRS_PER_PTE / 2 - 1) << (PTE_T_LOG2 + 1);
 992
 993         switch (current_cpu_type()) {
 994         case CPU_VR41XX:
 995         case CPU_VR4111:
 996         case CPU_VR4121:
 997         case CPU_VR4122:
 998         case CPU_VR4131:
 999         case CPU_VR4181:
1000         case CPU_VR4181A:
1001         case CPU_VR4133:
1002                 shift += 2;
1003                 break;
1004
1005         default:
1006                 break;
1007         }
1008
1009         if (shift)
1010                 UASM_i_SRL(p, ctx, ctx, shift);
1011         uasm_i_andi(p, ctx, ctx, mask);
1012 }
1013
1014 static void build_get_ptep(u32 **p, unsigned int tmp, unsigned int ptr)
1015 {
1016         /*
1017          * Bug workaround for the Nevada. It seems as if under certain
1018          * circumstances the move from cp0_context might produce a
1019          * bogus result when the mfc0 instruction and its consumer are
1020          * in a different cacheline or a load instruction, probably any
1021          * memory reference, is between them.
1022          */
1023         switch (current_cpu_type()) {
1024         case CPU_NEVADA:
1025                 UASM_i_LW(p, ptr, 0, ptr);
1026                 GET_CONTEXT(p, tmp); /* get context reg */
1027                 break;
1028
1029         default:
1030                 GET_CONTEXT(p, tmp); /* get context reg */
1031                 UASM_i_LW(p, ptr, 0, ptr);
1032                 break;
1033         }
1034
1035         build_adjust_context(p, tmp);
1036         UASM_i_ADDU(p, ptr, ptr, tmp); /* add in offset */
1037 }
1038
1039 static void build_update_entries(u32 **p, unsigned int tmp, unsigned int ptep)
1040 {
1041         int pte_off_even = 0;
1042         int pte_off_odd = sizeof(pte_t);
1043
1044 #if defined(CONFIG_CPU_MIPS32) && defined(CONFIG_PHYS_ADDR_T_64BIT)
1045         /* The low 32 bits of EntryLo is stored in pte_high */
1046         pte_off_even += offsetof(pte_t, pte_high);
1047         pte_off_odd += offsetof(pte_t, pte_high);
1048 #endif
1049
1050         if (IS_ENABLED(CONFIG_XPA)) {
1051                 uasm_i_lw(p, tmp, pte_off_even, ptep); /* even pte */
1052                 UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL));
1053                 UASM_i_MTC0(p, tmp, C0_ENTRYLO0);
1054
1055                 if (cpu_has_xpa && !mips_xpa_disabled) {
1056                         uasm_i_lw(p, tmp, 0, ptep);
1057                         uasm_i_ext(p, tmp, tmp, 0, 24);
1058                         uasm_i_mthc0(p, tmp, C0_ENTRYLO0);
1059                 }
1060
1061                 uasm_i_lw(p, tmp, pte_off_odd, ptep); /* odd pte */
1062                 UASM_i_ROTR(p, tmp, tmp, ilog2(_PAGE_GLOBAL));
1063                 UASM_i_MTC0(p, tmp, C0_ENTRYLO1);
1064
1065                 if (cpu_has_xpa && !mips_xpa_disabled) {
1066                         uasm_i_lw(p, tmp, sizeof(pte_t), ptep);
1067                         uasm_i_ext(p, tmp, tmp, 0, 24);
1068                         uasm_i_mthc0(p, tmp, C0_ENTRYLO1);
1069                 }
1070                 return;
1071         }
1072
1073         UASM_i_LW(p, tmp, pte_off_even, ptep); /* get even pte */
1074         UASM_i_LW(p, ptep, pte_off_odd, ptep); /* get odd pte */
1075         if (r45k_bvahwbug())
1076                 build_tlb_probe_entry(p);
1077         build_convert_pte_to_entrylo(p, tmp);
1078         if (r4k_250MHZhwbug())
1079                 UASM_i_MTC0(p, 0, C0_ENTRYLO0);
1080         UASM_i_MTC0(p, tmp, C0_ENTRYLO0); /* load it */
1081         build_convert_pte_to_entrylo(p, ptep);
1082         if (r45k_bvahwbug())
1083                 uasm_i_mfc0(p, tmp, C0_INDEX);
1084         if (r4k_250MHZhwbug())
1085                 UASM_i_MTC0(p, 0, C0_ENTRYLO1);
1086         UASM_i_MTC0(p, ptep, C0_ENTRYLO1); /* load it */
1087 }
1088
1089 struct mips_huge_tlb_info {
1090         int huge_pte;
1091         int restore_scratch;
1092         bool need_reload_pte;
1093 };
1094
1095 static struct mips_huge_tlb_info
1096 build_fast_tlb_refill_handler (u32 **p, struct uasm_label **l,
1097                                struct uasm_reloc **r, unsigned int tmp,
1098                                unsigned int ptr, int c0_scratch_reg)
1099 {
1100         struct mips_huge_tlb_info rv;
1101         unsigned int even, odd;
1102         int vmalloc_branch_delay_filled = 0;
1103         const int scratch = 1; /* Our extra working register */
1104
1105         rv.huge_pte = scratch;
1106         rv.restore_scratch = 0;
1107         rv.need_reload_pte = false;
1108
1109         if (check_for_high_segbits) {
1110                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1111
1112                 if (pgd_reg != -1)
1113                         UASM_i_MFC0(p, ptr, c0_kscratch(), pgd_reg);
1114                 else
1115                         UASM_i_MFC0(p, ptr, C0_CONTEXT);
1116
1117                 if (c0_scratch_reg >= 0)
1118                         UASM_i_MTC0(p, scratch, c0_kscratch(), c0_scratch_reg);
1119                 else
1120                         UASM_i_SW(p, scratch, scratchpad_offset(0), 0);
1121
1122                 uasm_i_dsrl_safe(p, scratch, tmp,
1123                                  PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
1124                 uasm_il_bnez(p, r, scratch, label_vmalloc);
1125
1126                 if (pgd_reg == -1) {
1127                         vmalloc_branch_delay_filled = 1;
1128                         /* Clear lower 23 bits of context. */
1129                         uasm_i_dins(p, ptr, 0, 0, 23);
1130                 }
1131         } else {
1132                 if (pgd_reg != -1)
1133                         UASM_i_MFC0(p, ptr, c0_kscratch(), pgd_reg);
1134                 else
1135                         UASM_i_MFC0(p, ptr, C0_CONTEXT);
1136
1137                 UASM_i_MFC0(p, tmp, C0_BADVADDR);
1138
1139                 if (c0_scratch_reg >= 0)
1140                         UASM_i_MTC0(p, scratch, c0_kscratch(), c0_scratch_reg);
1141                 else
1142                         UASM_i_SW(p, scratch, scratchpad_offset(0), 0);
1143
1144                 if (pgd_reg == -1)
1145                         /* Clear lower 23 bits of context. */
1146                         uasm_i_dins(p, ptr, 0, 0, 23);
1147
1148                 uasm_il_bltz(p, r, tmp, label_vmalloc);
1149         }
1150
1151         if (pgd_reg == -1) {
1152                 vmalloc_branch_delay_filled = 1;
1153                 /* 1 0  1 0 1  << 6  xkphys cached */
1154                 uasm_i_ori(p, ptr, ptr, 0x540);
1155                 uasm_i_drotr(p, ptr, ptr, 11);
1156         }
1157
1158 #ifdef __PAGETABLE_PMD_FOLDED
1159 #define LOC_PTEP scratch
1160 #else
1161 #define LOC_PTEP ptr
1162 #endif
1163
1164         if (!vmalloc_branch_delay_filled)
1165                 /* get pgd offset in bytes */
1166                 uasm_i_dsrl_safe(p, scratch, tmp, PGDIR_SHIFT - 3);
1167
1168         uasm_l_vmalloc_done(l, *p);
1169
1170         /*
1171          *                         tmp          ptr
1172          * fall-through case =   badvaddr  *pgd_current
1173          * vmalloc case      =   badvaddr  swapper_pg_dir
1174          */
1175
1176         if (vmalloc_branch_delay_filled)
1177                 /* get pgd offset in bytes */
1178                 uasm_i_dsrl_safe(p, scratch, tmp, PGDIR_SHIFT - 3);
1179
1180 #ifdef __PAGETABLE_PMD_FOLDED
1181         GET_CONTEXT(p, tmp); /* get context reg */
1182 #endif
1183         uasm_i_andi(p, scratch, scratch, (PTRS_PER_PGD - 1) << 3);
1184
1185         if (use_lwx_insns()) {
1186                 UASM_i_LWX(p, LOC_PTEP, scratch, ptr);
1187         } else {
1188                 uasm_i_daddu(p, ptr, ptr, scratch); /* add in pgd offset */
1189                 uasm_i_ld(p, LOC_PTEP, 0, ptr); /* get pmd pointer */
1190         }
1191
1192 #ifndef __PAGETABLE_PMD_FOLDED
1193         /* get pmd offset in bytes */
1194         uasm_i_dsrl_safe(p, scratch, tmp, PMD_SHIFT - 3);
1195         uasm_i_andi(p, scratch, scratch, (PTRS_PER_PMD - 1) << 3);
1196         GET_CONTEXT(p, tmp); /* get context reg */
1197
1198         if (use_lwx_insns()) {
1199                 UASM_i_LWX(p, scratch, scratch, ptr);
1200         } else {
1201                 uasm_i_daddu(p, ptr, ptr, scratch); /* add in pmd offset */
1202                 UASM_i_LW(p, scratch, 0, ptr);
1203         }
1204 #endif
1205         /* Adjust the context during the load latency. */
1206         build_adjust_context(p, tmp);
1207
1208 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1209         uasm_il_bbit1(p, r, scratch, ilog2(_PAGE_HUGE), label_tlb_huge_update);
1210         /*
1211          * The in the LWX case we don't want to do the load in the
1212          * delay slot.  It cannot issue in the same cycle and may be
1213          * speculative and unneeded.
1214          */
1215         if (use_lwx_insns())
1216                 uasm_i_nop(p);
1217 #endif /* CONFIG_MIPS_HUGE_TLB_SUPPORT */
1218
1219
1220         /* build_update_entries */
1221         if (use_lwx_insns()) {
1222                 even = ptr;
1223                 odd = tmp;
1224                 UASM_i_LWX(p, even, scratch, tmp);
1225                 UASM_i_ADDIU(p, tmp, tmp, sizeof(pte_t));
1226                 UASM_i_LWX(p, odd, scratch, tmp);
1227         } else {
1228                 UASM_i_ADDU(p, ptr, scratch, tmp); /* add in offset */
1229                 even = tmp;
1230                 odd = ptr;
1231                 UASM_i_LW(p, even, 0, ptr); /* get even pte */
1232                 UASM_i_LW(p, odd, sizeof(pte_t), ptr); /* get odd pte */
1233         }
1234         if (cpu_has_rixi) {
1235                 uasm_i_drotr(p, even, even, ilog2(_PAGE_GLOBAL));
1236                 UASM_i_MTC0(p, even, C0_ENTRYLO0); /* load it */
1237                 uasm_i_drotr(p, odd, odd, ilog2(_PAGE_GLOBAL));
1238         } else {
1239                 uasm_i_dsrl_safe(p, even, even, ilog2(_PAGE_GLOBAL));
1240                 UASM_i_MTC0(p, even, C0_ENTRYLO0); /* load it */
1241                 uasm_i_dsrl_safe(p, odd, odd, ilog2(_PAGE_GLOBAL));
1242         }
1243         UASM_i_MTC0(p, odd, C0_ENTRYLO1); /* load it */
1244
1245         if (c0_scratch_reg >= 0) {
1246                 uasm_i_ehb(p);
1247                 UASM_i_MFC0(p, scratch, c0_kscratch(), c0_scratch_reg);
1248                 build_tlb_write_entry(p, l, r, tlb_random);
1249                 uasm_l_leave(l, *p);
1250                 rv.restore_scratch = 1;
1251         } else if (PAGE_SHIFT == 14 || PAGE_SHIFT == 13)  {
1252                 build_tlb_write_entry(p, l, r, tlb_random);
1253                 uasm_l_leave(l, *p);
1254                 UASM_i_LW(p, scratch, scratchpad_offset(0), 0);
1255         } else {
1256                 UASM_i_LW(p, scratch, scratchpad_offset(0), 0);
1257                 build_tlb_write_entry(p, l, r, tlb_random);
1258                 uasm_l_leave(l, *p);
1259                 rv.restore_scratch = 1;
1260         }
1261
1262         uasm_i_eret(p); /* return from trap */
1263
1264         return rv;
1265 }
1266
1267 /*
1268  * For a 64-bit kernel, we are using the 64-bit XTLB refill exception
1269  * because EXL == 0.  If we wrap, we can also use the 32 instruction
1270  * slots before the XTLB refill exception handler which belong to the
1271  * unused TLB refill exception.
1272  */
1273 #define MIPS64_REFILL_INSNS 32
1274
1275 static void build_r4000_tlb_refill_handler(void)
1276 {
1277         u32 *p = tlb_handler;
1278         struct uasm_label *l = labels;
1279         struct uasm_reloc *r = relocs;
1280         u32 *f;
1281         unsigned int final_len;
1282         struct mips_huge_tlb_info htlb_info __maybe_unused;
1283         enum vmalloc64_mode vmalloc_mode __maybe_unused;
1284
1285         memset(tlb_handler, 0, sizeof(tlb_handler));
1286         memset(labels, 0, sizeof(labels));
1287         memset(relocs, 0, sizeof(relocs));
1288         memset(final_handler, 0, sizeof(final_handler));
1289
1290         if (IS_ENABLED(CONFIG_64BIT) && (scratch_reg >= 0 || scratchpad_available()) && use_bbit_insns()) {
1291                 htlb_info = build_fast_tlb_refill_handler(&p, &l, &r, K0, K1,
1292                                                           scratch_reg);
1293                 vmalloc_mode = refill_scratch;
1294         } else {
1295                 htlb_info.huge_pte = K0;
1296                 htlb_info.restore_scratch = 0;
1297                 htlb_info.need_reload_pte = true;
1298                 vmalloc_mode = refill_noscratch;
1299                 /*
1300                  * create the plain linear handler
1301                  */
1302                 if (bcm1250_m3_war()) {
1303                         unsigned int segbits = 44;
1304
1305                         uasm_i_dmfc0(&p, K0, C0_BADVADDR);
1306                         uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
1307                         uasm_i_xor(&p, K0, K0, K1);
1308                         uasm_i_dsrl_safe(&p, K1, K0, 62);
1309                         uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
1310                         uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
1311                         uasm_i_or(&p, K0, K0, K1);
1312                         uasm_il_bnez(&p, &r, K0, label_leave);
1313                         /* No need for uasm_i_nop */
1314                 }
1315
1316 #ifdef CONFIG_64BIT
1317                 build_get_pmde64(&p, &l, &r, K0, K1); /* get pmd in K1 */
1318 #else
1319                 build_get_pgde32(&p, K0, K1); /* get pgd in K1 */
1320 #endif
1321
1322 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1323                 build_is_huge_pte(&p, &r, K0, K1, label_tlb_huge_update);
1324 #endif
1325
1326                 build_get_ptep(&p, K0, K1);
1327                 build_update_entries(&p, K0, K1);
1328                 build_tlb_write_entry(&p, &l, &r, tlb_random);
1329                 uasm_l_leave(&l, p);
1330                 uasm_i_eret(&p); /* return from trap */
1331         }
1332 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1333         uasm_l_tlb_huge_update(&l, p);
1334         if (htlb_info.need_reload_pte)
1335                 UASM_i_LW(&p, htlb_info.huge_pte, 0, K1);
1336         build_huge_update_entries(&p, htlb_info.huge_pte, K1);
1337         build_huge_tlb_write_entry(&p, &l, &r, K0, tlb_random,
1338                                    htlb_info.restore_scratch);
1339 #endif
1340
1341 #ifdef CONFIG_64BIT
1342         build_get_pgd_vmalloc64(&p, &l, &r, K0, K1, vmalloc_mode);
1343 #endif
1344
1345         /*
1346          * Overflow check: For the 64bit handler, we need at least one
1347          * free instruction slot for the wrap-around branch. In worst
1348          * case, if the intended insertion point is a delay slot, we
1349          * need three, with the second nop'ed and the third being
1350          * unused.
1351          */
1352         switch (boot_cpu_type()) {
1353         default:
1354                 if (sizeof(long) == 4) {
1355         case CPU_LOONGSON2:
1356                 /* Loongson2 ebase is different than r4k, we have more space */
1357                         if ((p - tlb_handler) > 64)
1358                                 panic("TLB refill handler space exceeded");
1359                         /*
1360                          * Now fold the handler in the TLB refill handler space.
1361                          */
1362                         f = final_handler;
1363                         /* Simplest case, just copy the handler. */
1364                         uasm_copy_handler(relocs, labels, tlb_handler, p, f);
1365                         final_len = p - tlb_handler;
1366                         break;
1367                 } else {
1368                         if (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 1)
1369                             || (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 3)
1370                                 && uasm_insn_has_bdelay(relocs,
1371                                                         tlb_handler + MIPS64_REFILL_INSNS - 3)))
1372                                 panic("TLB refill handler space exceeded");
1373                         /*
1374                          * Now fold the handler in the TLB refill handler space.
1375                          */
1376                         f = final_handler + MIPS64_REFILL_INSNS;
1377                         if ((p - tlb_handler) <= MIPS64_REFILL_INSNS) {
1378                                 /* Just copy the handler. */
1379                                 uasm_copy_handler(relocs, labels, tlb_handler, p, f);
1380                                 final_len = p - tlb_handler;
1381                         } else {
1382 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1383                                 const enum label_id ls = label_tlb_huge_update;
1384 #else
1385                                 const enum label_id ls = label_vmalloc;
1386 #endif
1387                                 u32 *split;
1388                                 int ov = 0;
1389                                 int i;
1390
1391                                 for (i = 0; i < ARRAY_SIZE(labels) && labels[i].lab != ls; i++)
1392                                         ;
1393                                 BUG_ON(i == ARRAY_SIZE(labels));
1394                                 split = labels[i].addr;
1395
1396                                 /*
1397                                  * See if we have overflown one way or the other.
1398                                  */
1399                                 if (split > tlb_handler + MIPS64_REFILL_INSNS ||
1400                                     split < p - MIPS64_REFILL_INSNS)
1401                                         ov = 1;
1402
1403                                 if (ov) {
1404                                         /*
1405                                          * Split two instructions before the end.  One
1406                                          * for the branch and one for the instruction
1407                                          * in the delay slot.
1408                                          */
1409                                         split = tlb_handler + MIPS64_REFILL_INSNS - 2;
1410
1411                                         /*
1412                                          * If the branch would fall in a delay slot,
1413                                          * we must back up an additional instruction
1414                                          * so that it is no longer in a delay slot.
1415                                          */
1416                                         if (uasm_insn_has_bdelay(relocs, split - 1))
1417                                                 split--;
1418                                 }
1419                                 /* Copy first part of the handler. */
1420                                 uasm_copy_handler(relocs, labels, tlb_handler, split, f);
1421                                 f += split - tlb_handler;
1422
1423                                 if (ov) {
1424                                         /* Insert branch. */
1425                                         uasm_l_split(&l, final_handler);
1426                                         uasm_il_b(&f, &r, label_split);
1427                                         if (uasm_insn_has_bdelay(relocs, split))
1428                                                 uasm_i_nop(&f);
1429                                         else {
1430                                                 uasm_copy_handler(relocs, labels,
1431                                                                   split, split + 1, f);
1432                                                 uasm_move_labels(labels, f, f + 1, -1);
1433                                                 f++;
1434                                                 split++;
1435                                         }
1436                                 }
1437
1438                                 /* Copy the rest of the handler. */
1439                                 uasm_copy_handler(relocs, labels, split, p, final_handler);
1440                                 final_len = (f - (final_handler + MIPS64_REFILL_INSNS)) +
1441                                             (p - split);
1442                         }
1443                 }
1444                 break;
1445         }
1446
1447         uasm_resolve_relocs(relocs, labels);
1448         pr_debug("Wrote TLB refill handler (%u instructions).\n",
1449                  final_len);
1450
1451         memcpy((void *)ebase, final_handler, 0x100);
1452         local_flush_icache_range(ebase, ebase + 0x100);
1453
1454         dump_handler("r4000_tlb_refill", (u32 *)ebase, 64);
1455 }
1456
1457 static void setup_pw(void)
1458 {
1459         unsigned long pgd_i, pgd_w;
1460 #ifndef __PAGETABLE_PMD_FOLDED
1461         unsigned long pmd_i, pmd_w;
1462 #endif
1463         unsigned long pt_i, pt_w;
1464         unsigned long pte_i, pte_w;
1465 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1466         unsigned long psn;
1467
1468         psn = ilog2(_PAGE_HUGE);     /* bit used to indicate huge page */
1469 #endif
1470         pgd_i = PGDIR_SHIFT;  /* 1st level PGD */
1471 #ifndef __PAGETABLE_PMD_FOLDED
1472         pgd_w = PGDIR_SHIFT - PMD_SHIFT + PGD_ORDER;
1473
1474         pmd_i = PMD_SHIFT;    /* 2nd level PMD */
1475         pmd_w = PMD_SHIFT - PAGE_SHIFT;
1476 #else
1477         pgd_w = PGDIR_SHIFT - PAGE_SHIFT + PGD_ORDER;
1478 #endif
1479
1480         pt_i  = PAGE_SHIFT;    /* 3rd level PTE */
1481         pt_w  = PAGE_SHIFT - 3;
1482
1483         pte_i = ilog2(_PAGE_GLOBAL);
1484         pte_w = 0;
1485
1486 #ifndef __PAGETABLE_PMD_FOLDED
1487         write_c0_pwfield(pgd_i << 24 | pmd_i << 12 | pt_i << 6 | pte_i);
1488         write_c0_pwsize(1 << 30 | pgd_w << 24 | pmd_w << 12 | pt_w << 6 | pte_w);
1489 #else
1490         write_c0_pwfield(pgd_i << 24 | pt_i << 6 | pte_i);
1491         write_c0_pwsize(1 << 30 | pgd_w << 24 | pt_w << 6 | pte_w);
1492 #endif
1493
1494 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
1495         write_c0_pwctl(1 << 6 | psn);
1496 #endif
1497         write_c0_kpgd(swapper_pg_dir);
1498         kscratch_used_mask |= (1 << 7); /* KScratch6 is used for KPGD */
1499 }
1500
1501 static void build_loongson3_tlb_refill_handler(void)
1502 {
1503         u32 *p = tlb_handler;
1504         struct uasm_label *l = labels;
1505         struct uasm_reloc *r = relocs;
1506
1507         memset(labels, 0, sizeof(labels));
1508         memset(relocs, 0, sizeof(relocs));
1509         memset(tlb_handler, 0, sizeof(tlb_handler));
1510
1511         if (check_for_high_segbits) {
1512                 uasm_i_dmfc0(&p, K0, C0_BADVADDR);
1513                 uasm_i_dsrl_safe(&p, K1, K0, PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
1514                 uasm_il_beqz(&p, &r, K1, label_vmalloc);
1515                 uasm_i_nop(&p);
1516
1517                 uasm_il_bgez(&p, &r, K0, label_large_segbits_fault);
1518                 uasm_i_nop(&p);
1519                 uasm_l_vmalloc(&l, p);
1520         }
1521
1522         uasm_i_dmfc0(&p, K1, C0_PGD);
1523
1524         uasm_i_lddir(&p, K0, K1, 3);  /* global page dir */
1525 #ifndef __PAGETABLE_PMD_FOLDED
1526         uasm_i_lddir(&p, K1, K0, 1);  /* middle page dir */
1527 #endif
1528         uasm_i_ldpte(&p, K1, 0);      /* even */
1529         uasm_i_ldpte(&p, K1, 1);      /* odd */
1530         uasm_i_tlbwr(&p);
1531
1532         /* restore page mask */
1533         if (PM_DEFAULT_MASK >> 16) {
1534                 uasm_i_lui(&p, K0, PM_DEFAULT_MASK >> 16);
1535                 uasm_i_ori(&p, K0, K0, PM_DEFAULT_MASK & 0xffff);
1536                 uasm_i_mtc0(&p, K0, C0_PAGEMASK);
1537         } else if (PM_DEFAULT_MASK) {
1538                 uasm_i_ori(&p, K0, 0, PM_DEFAULT_MASK);
1539                 uasm_i_mtc0(&p, K0, C0_PAGEMASK);
1540         } else {
1541                 uasm_i_mtc0(&p, 0, C0_PAGEMASK);
1542         }
1543
1544         uasm_i_eret(&p);
1545
1546         if (check_for_high_segbits) {
1547                 uasm_l_large_segbits_fault(&l, p);
1548                 UASM_i_LA(&p, K1, (unsigned long)tlb_do_page_fault_0);
1549                 uasm_i_jr(&p, K1);
1550                 uasm_i_nop(&p);
1551         }
1552
1553         uasm_resolve_relocs(relocs, labels);
1554         memcpy((void *)(ebase + 0x80), tlb_handler, 0x80);
1555         local_flush_icache_range(ebase + 0x80, ebase + 0x100);
1556         dump_handler("loongson3_tlb_refill", (u32 *)(ebase + 0x80), 32);
1557 }
1558
1559 extern u32 handle_tlbl[], handle_tlbl_end[];
1560 extern u32 handle_tlbs[], handle_tlbs_end[];
1561 extern u32 handle_tlbm[], handle_tlbm_end[];
1562 extern u32 tlbmiss_handler_setup_pgd_start[], tlbmiss_handler_setup_pgd[];
1563 extern u32 tlbmiss_handler_setup_pgd_end[];
1564
1565 static void build_setup_pgd(void)
1566 {
1567         const int a0 = 4;
1568         const int __maybe_unused a1 = 5;
1569         const int __maybe_unused a2 = 6;
1570         u32 *p = tlbmiss_handler_setup_pgd_start;
1571         const int tlbmiss_handler_setup_pgd_size =
1572                 tlbmiss_handler_setup_pgd_end - tlbmiss_handler_setup_pgd_start;
1573 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1574         long pgdc = (long)pgd_current;
1575 #endif
1576
1577         memset(tlbmiss_handler_setup_pgd, 0, tlbmiss_handler_setup_pgd_size *
1578                                         sizeof(tlbmiss_handler_setup_pgd[0]));
1579         memset(labels, 0, sizeof(labels));
1580         memset(relocs, 0, sizeof(relocs));
1581         pgd_reg = allocate_kscratch();
1582 #ifdef CONFIG_MIPS_PGD_C0_CONTEXT
1583         if (pgd_reg == -1) {
1584                 struct uasm_label *l = labels;
1585                 struct uasm_reloc *r = relocs;
1586
1587                 /* PGD << 11 in c0_Context */
1588                 /*
1589                  * If it is a ckseg0 address, convert to a physical
1590                  * address.  Shifting right by 29 and adding 4 will
1591                  * result in zero for these addresses.
1592                  *
1593                  */
1594                 UASM_i_SRA(&p, a1, a0, 29);
1595                 UASM_i_ADDIU(&p, a1, a1, 4);
1596                 uasm_il_bnez(&p, &r, a1, label_tlbl_goaround1);
1597                 uasm_i_nop(&p);
1598                 uasm_i_dinsm(&p, a0, 0, 29, 64 - 29);
1599                 uasm_l_tlbl_goaround1(&l, p);
1600                 UASM_i_SLL(&p, a0, a0, 11);
1601                 UASM_i_MTC0(&p, a0, C0_CONTEXT);
1602                 uasm_i_jr(&p, 31);
1603                 uasm_i_ehb(&p);
1604         } else {
1605                 /* PGD in c0_KScratch */
1606                 if (cpu_has_ldpte)
1607                         UASM_i_MTC0(&p, a0, C0_PWBASE);
1608                 else
1609                         UASM_i_MTC0(&p, a0, c0_kscratch(), pgd_reg);
1610                 uasm_i_jr(&p, 31);
1611                 uasm_i_ehb(&p);
1612         }
1613 #else
1614 #ifdef CONFIG_SMP
1615         /* Save PGD to pgd_current[smp_processor_id()] */
1616         UASM_i_CPUID_MFC0(&p, a1, SMP_CPUID_REG);
1617         UASM_i_SRL_SAFE(&p, a1, a1, SMP_CPUID_PTRSHIFT);
1618         UASM_i_LA_mostly(&p, a2, pgdc);
1619         UASM_i_ADDU(&p, a2, a2, a1);
1620         UASM_i_SW(&p, a0, uasm_rel_lo(pgdc), a2);
1621 #else
1622         UASM_i_LA_mostly(&p, a2, pgdc);
1623         UASM_i_SW(&p, a0, uasm_rel_lo(pgdc), a2);
1624 #endif /* SMP */
1625
1626         /* if pgd_reg is allocated, save PGD also to scratch register */
1627         if (pgd_reg != -1) {
1628                 UASM_i_MTC0(&p, a0, c0_kscratch(), pgd_reg);
1629                 uasm_i_jr(&p, 31);
1630                 uasm_i_ehb(&p);
1631         } else {
1632                 uasm_i_jr(&p, 31);
1633                 uasm_i_nop(&p);
1634         }
1635 #endif
1636         if (p >= tlbmiss_handler_setup_pgd_end)
1637                 panic("tlbmiss_handler_setup_pgd space exceeded");
1638
1639         uasm_resolve_relocs(relocs, labels);
1640         pr_debug("Wrote tlbmiss_handler_setup_pgd (%u instructions).\n",
1641                  (unsigned int)(p - tlbmiss_handler_setup_pgd));
1642
1643         dump_handler("tlbmiss_handler", tlbmiss_handler_setup_pgd,
1644                                         tlbmiss_handler_setup_pgd_size);
1645 }
1646
1647 static void
1648 iPTE_LW(u32 **p, unsigned int pte, unsigned int ptr)
1649 {
1650 #ifdef CONFIG_SMP
1651 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1652         if (cpu_has_64bits)
1653                 uasm_i_lld(p, pte, 0, ptr);
1654         else
1655 # endif
1656                 UASM_i_LL(p, pte, 0, ptr);
1657 #else
1658 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1659         if (cpu_has_64bits)
1660                 uasm_i_ld(p, pte, 0, ptr);
1661         else
1662 # endif
1663                 UASM_i_LW(p, pte, 0, ptr);
1664 #endif
1665 }
1666
1667 static void
1668 iPTE_SW(u32 **p, struct uasm_reloc **r, unsigned int pte, unsigned int ptr,
1669         unsigned int mode, unsigned int scratch)
1670 {
1671         unsigned int hwmode = mode & (_PAGE_VALID | _PAGE_DIRTY);
1672         unsigned int swmode = mode & ~hwmode;
1673
1674         if (IS_ENABLED(CONFIG_XPA) && !cpu_has_64bits) {
1675                 uasm_i_lui(p, scratch, swmode >> 16);
1676                 uasm_i_or(p, pte, pte, scratch);
1677                 BUG_ON(swmode & 0xffff);
1678         } else {
1679                 uasm_i_ori(p, pte, pte, mode);
1680         }
1681
1682 #ifdef CONFIG_SMP
1683 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1684         if (cpu_has_64bits)
1685                 uasm_i_scd(p, pte, 0, ptr);
1686         else
1687 # endif
1688                 UASM_i_SC(p, pte, 0, ptr);
1689
1690         if (r10000_llsc_war())
1691                 uasm_il_beqzl(p, r, pte, label_smp_pgtable_change);
1692         else
1693                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
1694
1695 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1696         if (!cpu_has_64bits) {
1697                 /* no uasm_i_nop needed */
1698                 uasm_i_ll(p, pte, sizeof(pte_t) / 2, ptr);
1699                 uasm_i_ori(p, pte, pte, hwmode);
1700                 BUG_ON(hwmode & ~0xffff);
1701                 uasm_i_sc(p, pte, sizeof(pte_t) / 2, ptr);
1702                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
1703                 /* no uasm_i_nop needed */
1704                 uasm_i_lw(p, pte, 0, ptr);
1705         } else
1706                 uasm_i_nop(p);
1707 # else
1708         uasm_i_nop(p);
1709 # endif
1710 #else
1711 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1712         if (cpu_has_64bits)
1713                 uasm_i_sd(p, pte, 0, ptr);
1714         else
1715 # endif
1716                 UASM_i_SW(p, pte, 0, ptr);
1717
1718 # ifdef CONFIG_PHYS_ADDR_T_64BIT
1719         if (!cpu_has_64bits) {
1720                 uasm_i_lw(p, pte, sizeof(pte_t) / 2, ptr);
1721                 uasm_i_ori(p, pte, pte, hwmode);
1722                 BUG_ON(hwmode & ~0xffff);
1723                 uasm_i_sw(p, pte, sizeof(pte_t) / 2, ptr);
1724                 uasm_i_lw(p, pte, 0, ptr);
1725         }
1726 # endif
1727 #endif
1728 }
1729
1730 /*
1731  * Check if PTE is present, if not then jump to LABEL. PTR points to
1732  * the page table where this PTE is located, PTE will be re-loaded
1733  * with it's original value.
1734  */
1735 static void
1736 build_pte_present(u32 **p, struct uasm_reloc **r,
1737                   int pte, int ptr, int scratch, enum label_id lid)
1738 {
1739         int t = scratch >= 0 ? scratch : pte;
1740         int cur = pte;
1741
1742         if (cpu_has_rixi) {
1743                 if (use_bbit_insns()) {
1744                         uasm_il_bbit0(p, r, pte, ilog2(_PAGE_PRESENT), lid);
1745                         uasm_i_nop(p);
1746                 } else {
1747                         if (_PAGE_PRESENT_SHIFT) {
1748                                 uasm_i_srl(p, t, cur, _PAGE_PRESENT_SHIFT);
1749                                 cur = t;
1750                         }
1751                         uasm_i_andi(p, t, cur, 1);
1752                         uasm_il_beqz(p, r, t, lid);
1753                         if (pte == t)
1754                                 /* You lose the SMP race :-(*/
1755                                 iPTE_LW(p, pte, ptr);
1756                 }
1757         } else {
1758                 if (_PAGE_PRESENT_SHIFT) {
1759                         uasm_i_srl(p, t, cur, _PAGE_PRESENT_SHIFT);
1760                         cur = t;
1761                 }
1762                 uasm_i_andi(p, t, cur,
1763                         (_PAGE_PRESENT | _PAGE_NO_READ) >> _PAGE_PRESENT_SHIFT);
1764                 uasm_i_xori(p, t, t, _PAGE_PRESENT >> _PAGE_PRESENT_SHIFT);
1765                 uasm_il_bnez(p, r, t, lid);
1766                 if (pte == t)
1767                         /* You lose the SMP race :-(*/
1768                         iPTE_LW(p, pte, ptr);
1769         }
1770 }
1771
1772 /* Make PTE valid, store result in PTR. */
1773 static void
1774 build_make_valid(u32 **p, struct uasm_reloc **r, unsigned int pte,
1775                  unsigned int ptr, unsigned int scratch)
1776 {
1777         unsigned int mode = _PAGE_VALID | _PAGE_ACCESSED;
1778
1779         iPTE_SW(p, r, pte, ptr, mode, scratch);
1780 }
1781
1782 /*
1783  * Check if PTE can be written to, if not branch to LABEL. Regardless
1784  * restore PTE with value from PTR when done.
1785  */
1786 static void
1787 build_pte_writable(u32 **p, struct uasm_reloc **r,
1788                    unsigned int pte, unsigned int ptr, int scratch,
1789                    enum label_id lid)
1790 {
1791         int t = scratch >= 0 ? scratch : pte;
1792         int cur = pte;
1793
1794         if (_PAGE_PRESENT_SHIFT) {
1795                 uasm_i_srl(p, t, cur, _PAGE_PRESENT_SHIFT);
1796                 cur = t;
1797         }
1798         uasm_i_andi(p, t, cur,
1799                     (_PAGE_PRESENT | _PAGE_WRITE) >> _PAGE_PRESENT_SHIFT);
1800         uasm_i_xori(p, t, t,
1801                     (_PAGE_PRESENT | _PAGE_WRITE) >> _PAGE_PRESENT_SHIFT);
1802         uasm_il_bnez(p, r, t, lid);
1803         if (pte == t)
1804                 /* You lose the SMP race :-(*/
1805                 iPTE_LW(p, pte, ptr);
1806         else
1807                 uasm_i_nop(p);
1808 }
1809
1810 /* Make PTE writable, update software status bits as well, then store
1811  * at PTR.
1812  */
1813 static void
1814 build_make_write(u32 **p, struct uasm_reloc **r, unsigned int pte,
1815                  unsigned int ptr, unsigned int scratch)
1816 {
1817         unsigned int mode = (_PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID
1818                              | _PAGE_DIRTY);
1819
1820         iPTE_SW(p, r, pte, ptr, mode, scratch);
1821 }
1822
1823 /*
1824  * Check if PTE can be modified, if not branch to LABEL. Regardless
1825  * restore PTE with value from PTR when done.
1826  */
1827 static void
1828 build_pte_modifiable(u32 **p, struct uasm_reloc **r,
1829                      unsigned int pte, unsigned int ptr, int scratch,
1830                      enum label_id lid)
1831 {
1832         if (use_bbit_insns()) {
1833                 uasm_il_bbit0(p, r, pte, ilog2(_PAGE_WRITE), lid);
1834                 uasm_i_nop(p);
1835         } else {
1836                 int t = scratch >= 0 ? scratch : pte;
1837                 uasm_i_srl(p, t, pte, _PAGE_WRITE_SHIFT);
1838                 uasm_i_andi(p, t, t, 1);
1839                 uasm_il_beqz(p, r, t, lid);
1840                 if (pte == t)
1841                         /* You lose the SMP race :-(*/
1842                         iPTE_LW(p, pte, ptr);
1843         }
1844 }
1845
1846 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
1847
1848
1849 /*
1850  * R3000 style TLB load/store/modify handlers.
1851  */
1852
1853 /*
1854  * This places the pte into ENTRYLO0 and writes it with tlbwi.
1855  * Then it returns.
1856  */
1857 static void
1858 build_r3000_pte_reload_tlbwi(u32 **p, unsigned int pte, unsigned int tmp)
1859 {
1860         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1861         uasm_i_mfc0(p, tmp, C0_EPC); /* cp0 delay */
1862         uasm_i_tlbwi(p);
1863         uasm_i_jr(p, tmp);
1864         uasm_i_rfe(p); /* branch delay */
1865 }
1866
1867 /*
1868  * This places the pte into ENTRYLO0 and writes it with tlbwi
1869  * or tlbwr as appropriate.  This is because the index register
1870  * may have the probe fail bit set as a result of a trap on a
1871  * kseg2 access, i.e. without refill.  Then it returns.
1872  */
1873 static void
1874 build_r3000_tlb_reload_write(u32 **p, struct uasm_label **l,
1875                              struct uasm_reloc **r, unsigned int pte,
1876                              unsigned int tmp)
1877 {
1878         uasm_i_mfc0(p, tmp, C0_INDEX);
1879         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
1880         uasm_il_bltz(p, r, tmp, label_r3000_write_probe_fail); /* cp0 delay */
1881         uasm_i_mfc0(p, tmp, C0_EPC); /* branch delay */
1882         uasm_i_tlbwi(p); /* cp0 delay */
1883         uasm_i_jr(p, tmp);
1884         uasm_i_rfe(p); /* branch delay */
1885         uasm_l_r3000_write_probe_fail(l, *p);
1886         uasm_i_tlbwr(p); /* cp0 delay */
1887         uasm_i_jr(p, tmp);
1888         uasm_i_rfe(p); /* branch delay */
1889 }
1890
1891 static void
1892 build_r3000_tlbchange_handler_head(u32 **p, unsigned int pte,
1893                                    unsigned int ptr)
1894 {
1895         long pgdc = (long)pgd_current;
1896
1897         uasm_i_mfc0(p, pte, C0_BADVADDR);
1898         uasm_i_lui(p, ptr, uasm_rel_hi(pgdc)); /* cp0 delay */
1899         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
1900         uasm_i_srl(p, pte, pte, 22); /* load delay */
1901         uasm_i_sll(p, pte, pte, 2);
1902         uasm_i_addu(p, ptr, ptr, pte);
1903         uasm_i_mfc0(p, pte, C0_CONTEXT);
1904         uasm_i_lw(p, ptr, 0, ptr); /* cp0 delay */
1905         uasm_i_andi(p, pte, pte, 0xffc); /* load delay */
1906         uasm_i_addu(p, ptr, ptr, pte);
1907         uasm_i_lw(p, pte, 0, ptr);
1908         uasm_i_tlbp(p); /* load delay */
1909 }
1910
1911 static void build_r3000_tlb_load_handler(void)
1912 {
1913         u32 *p = handle_tlbl;
1914         const int handle_tlbl_size = handle_tlbl_end - handle_tlbl;
1915         struct uasm_label *l = labels;
1916         struct uasm_reloc *r = relocs;
1917
1918         memset(handle_tlbl, 0, handle_tlbl_size * sizeof(handle_tlbl[0]));
1919         memset(labels, 0, sizeof(labels));
1920         memset(relocs, 0, sizeof(relocs));
1921
1922         build_r3000_tlbchange_handler_head(&p, K0, K1);
1923         build_pte_present(&p, &r, K0, K1, -1, label_nopage_tlbl);
1924         uasm_i_nop(&p); /* load delay */
1925         build_make_valid(&p, &r, K0, K1, -1);
1926         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1927
1928         uasm_l_nopage_tlbl(&l, p);
1929         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
1930         uasm_i_nop(&p);
1931
1932         if (p >= handle_tlbl_end)
1933                 panic("TLB load handler fastpath space exceeded");
1934
1935         uasm_resolve_relocs(relocs, labels);
1936         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
1937                  (unsigned int)(p - handle_tlbl));
1938
1939         dump_handler("r3000_tlb_load", handle_tlbl, handle_tlbl_size);
1940 }
1941
1942 static void build_r3000_tlb_store_handler(void)
1943 {
1944         u32 *p = handle_tlbs;
1945         const int handle_tlbs_size = handle_tlbs_end - handle_tlbs;
1946         struct uasm_label *l = labels;
1947         struct uasm_reloc *r = relocs;
1948
1949         memset(handle_tlbs, 0, handle_tlbs_size * sizeof(handle_tlbs[0]));
1950         memset(labels, 0, sizeof(labels));
1951         memset(relocs, 0, sizeof(relocs));
1952
1953         build_r3000_tlbchange_handler_head(&p, K0, K1);
1954         build_pte_writable(&p, &r, K0, K1, -1, label_nopage_tlbs);
1955         uasm_i_nop(&p); /* load delay */
1956         build_make_write(&p, &r, K0, K1, -1);
1957         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1958
1959         uasm_l_nopage_tlbs(&l, p);
1960         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1961         uasm_i_nop(&p);
1962
1963         if (p >= handle_tlbs_end)
1964                 panic("TLB store handler fastpath space exceeded");
1965
1966         uasm_resolve_relocs(relocs, labels);
1967         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
1968                  (unsigned int)(p - handle_tlbs));
1969
1970         dump_handler("r3000_tlb_store", handle_tlbs, handle_tlbs_size);
1971 }
1972
1973 static void build_r3000_tlb_modify_handler(void)
1974 {
1975         u32 *p = handle_tlbm;
1976         const int handle_tlbm_size = handle_tlbm_end - handle_tlbm;
1977         struct uasm_label *l = labels;
1978         struct uasm_reloc *r = relocs;
1979
1980         memset(handle_tlbm, 0, handle_tlbm_size * sizeof(handle_tlbm[0]));
1981         memset(labels, 0, sizeof(labels));
1982         memset(relocs, 0, sizeof(relocs));
1983
1984         build_r3000_tlbchange_handler_head(&p, K0, K1);
1985         build_pte_modifiable(&p, &r, K0, K1,  -1, label_nopage_tlbm);
1986         uasm_i_nop(&p); /* load delay */
1987         build_make_write(&p, &r, K0, K1, -1);
1988         build_r3000_pte_reload_tlbwi(&p, K0, K1);
1989
1990         uasm_l_nopage_tlbm(&l, p);
1991         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1992         uasm_i_nop(&p);
1993
1994         if (p >= handle_tlbm_end)
1995                 panic("TLB modify handler fastpath space exceeded");
1996
1997         uasm_resolve_relocs(relocs, labels);
1998         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
1999                  (unsigned int)(p - handle_tlbm));
2000
2001         dump_handler("r3000_tlb_modify", handle_tlbm, handle_tlbm_size);
2002 }
2003 #endif /* CONFIG_MIPS_PGD_C0_CONTEXT */
2004
2005 /*
2006  * R4000 style TLB load/store/modify handlers.
2007  */
2008 static struct work_registers
2009 build_r4000_tlbchange_handler_head(u32 **p, struct uasm_label **l,
2010                                    struct uasm_reloc **r)
2011 {
2012         struct work_registers wr = build_get_work_registers(p);
2013
2014 #ifdef CONFIG_64BIT
2015         build_get_pmde64(p, l, r, wr.r1, wr.r2); /* get pmd in ptr */
2016 #else
2017         build_get_pgde32(p, wr.r1, wr.r2); /* get pgd in ptr */
2018 #endif
2019
2020 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2021         /*
2022          * For huge tlb entries, pmd doesn't contain an address but
2023          * instead contains the tlb pte. Check the PAGE_HUGE bit and
2024          * see if we need to jump to huge tlb processing.
2025          */
2026         build_is_huge_pte(p, r, wr.r1, wr.r2, label_tlb_huge_update);
2027 #endif
2028
2029         UASM_i_MFC0(p, wr.r1, C0_BADVADDR);
2030         UASM_i_LW(p, wr.r2, 0, wr.r2);
2031         UASM_i_SRL(p, wr.r1, wr.r1, PAGE_SHIFT + PTE_ORDER - PTE_T_LOG2);
2032         uasm_i_andi(p, wr.r1, wr.r1, (PTRS_PER_PTE - 1) << PTE_T_LOG2);
2033         UASM_i_ADDU(p, wr.r2, wr.r2, wr.r1);
2034
2035 #ifdef CONFIG_SMP
2036         uasm_l_smp_pgtable_change(l, *p);
2037 #endif
2038         iPTE_LW(p, wr.r1, wr.r2); /* get even pte */
2039         if (!m4kc_tlbp_war()) {
2040                 build_tlb_probe_entry(p);
2041                 if (cpu_has_htw) {
2042                         /* race condition happens, leaving */
2043                         uasm_i_ehb(p);
2044                         uasm_i_mfc0(p, wr.r3, C0_INDEX);
2045                         uasm_il_bltz(p, r, wr.r3, label_leave);
2046                         uasm_i_nop(p);
2047                 }
2048         }
2049         return wr;
2050 }
2051
2052 static void
2053 build_r4000_tlbchange_handler_tail(u32 **p, struct uasm_label **l,
2054                                    struct uasm_reloc **r, unsigned int tmp,
2055                                    unsigned int ptr)
2056 {
2057         uasm_i_ori(p, ptr, ptr, sizeof(pte_t));
2058         uasm_i_xori(p, ptr, ptr, sizeof(pte_t));
2059         build_update_entries(p, tmp, ptr);
2060         build_tlb_write_entry(p, l, r, tlb_indexed);
2061         uasm_l_leave(l, *p);
2062         build_restore_work_registers(p);
2063         uasm_i_eret(p); /* return from trap */
2064
2065 #ifdef CONFIG_64BIT
2066         build_get_pgd_vmalloc64(p, l, r, tmp, ptr, not_refill);
2067 #endif
2068 }
2069
2070 static void build_r4000_tlb_load_handler(void)
2071 {
2072         u32 *p = handle_tlbl;
2073         const int handle_tlbl_size = handle_tlbl_end - handle_tlbl;
2074         struct uasm_label *l = labels;
2075         struct uasm_reloc *r = relocs;
2076         struct work_registers wr;
2077
2078         memset(handle_tlbl, 0, handle_tlbl_size * sizeof(handle_tlbl[0]));
2079         memset(labels, 0, sizeof(labels));
2080         memset(relocs, 0, sizeof(relocs));
2081
2082         if (bcm1250_m3_war()) {
2083                 unsigned int segbits = 44;
2084
2085                 uasm_i_dmfc0(&p, K0, C0_BADVADDR);
2086                 uasm_i_dmfc0(&p, K1, C0_ENTRYHI);
2087                 uasm_i_xor(&p, K0, K0, K1);
2088                 uasm_i_dsrl_safe(&p, K1, K0, 62);
2089                 uasm_i_dsrl_safe(&p, K0, K0, 12 + 1);
2090                 uasm_i_dsll_safe(&p, K0, K0, 64 + 12 + 1 - segbits);
2091                 uasm_i_or(&p, K0, K0, K1);
2092                 uasm_il_bnez(&p, &r, K0, label_leave);
2093                 /* No need for uasm_i_nop */
2094         }
2095
2096         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2097         build_pte_present(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbl);
2098         if (m4kc_tlbp_war())
2099                 build_tlb_probe_entry(&p);
2100
2101         if (cpu_has_rixi && !cpu_has_rixiex) {
2102                 /*
2103                  * If the page is not _PAGE_VALID, RI or XI could not
2104                  * have triggered it.  Skip the expensive test..
2105                  */
2106                 if (use_bbit_insns()) {
2107                         uasm_il_bbit0(&p, &r, wr.r1, ilog2(_PAGE_VALID),
2108                                       label_tlbl_goaround1);
2109                 } else {
2110                         uasm_i_andi(&p, wr.r3, wr.r1, _PAGE_VALID);
2111                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround1);
2112                 }
2113                 uasm_i_nop(&p);
2114
2115                 uasm_i_tlbr(&p);
2116
2117                 switch (current_cpu_type()) {
2118                 default:
2119                         if (cpu_has_mips_r2_exec_hazard) {
2120                                 uasm_i_ehb(&p);
2121
2122                 case CPU_CAVIUM_OCTEON:
2123                 case CPU_CAVIUM_OCTEON_PLUS:
2124                 case CPU_CAVIUM_OCTEON2:
2125                                 break;
2126                         }
2127                 }
2128
2129                 /* Examine  entrylo 0 or 1 based on ptr. */
2130                 if (use_bbit_insns()) {
2131                         uasm_i_bbit0(&p, wr.r2, ilog2(sizeof(pte_t)), 8);
2132                 } else {
2133                         uasm_i_andi(&p, wr.r3, wr.r2, sizeof(pte_t));
2134                         uasm_i_beqz(&p, wr.r3, 8);
2135                 }
2136                 /* load it in the delay slot*/
2137                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO0);
2138                 /* load it if ptr is odd */
2139                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO1);
2140                 /*
2141                  * If the entryLo (now in wr.r3) is valid (bit 1), RI or
2142                  * XI must have triggered it.
2143                  */
2144                 if (use_bbit_insns()) {
2145                         uasm_il_bbit1(&p, &r, wr.r3, 1, label_nopage_tlbl);
2146                         uasm_i_nop(&p);
2147                         uasm_l_tlbl_goaround1(&l, p);
2148                 } else {
2149                         uasm_i_andi(&p, wr.r3, wr.r3, 2);
2150                         uasm_il_bnez(&p, &r, wr.r3, label_nopage_tlbl);
2151                         uasm_i_nop(&p);
2152                 }
2153                 uasm_l_tlbl_goaround1(&l, p);
2154         }
2155         build_make_valid(&p, &r, wr.r1, wr.r2, wr.r3);
2156         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2157
2158 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2159         /*
2160          * This is the entry point when build_r4000_tlbchange_handler_head
2161          * spots a huge page.
2162          */
2163         uasm_l_tlb_huge_update(&l, p);
2164         iPTE_LW(&p, wr.r1, wr.r2);
2165         build_pte_present(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbl);
2166         build_tlb_probe_entry(&p);
2167
2168         if (cpu_has_rixi && !cpu_has_rixiex) {
2169                 /*
2170                  * If the page is not _PAGE_VALID, RI or XI could not
2171                  * have triggered it.  Skip the expensive test..
2172                  */
2173                 if (use_bbit_insns()) {
2174                         uasm_il_bbit0(&p, &r, wr.r1, ilog2(_PAGE_VALID),
2175                                       label_tlbl_goaround2);
2176                 } else {
2177                         uasm_i_andi(&p, wr.r3, wr.r1, _PAGE_VALID);
2178                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround2);
2179                 }
2180                 uasm_i_nop(&p);
2181
2182                 uasm_i_tlbr(&p);
2183
2184                 switch (current_cpu_type()) {
2185                 default:
2186                         if (cpu_has_mips_r2_exec_hazard) {
2187                                 uasm_i_ehb(&p);
2188
2189                 case CPU_CAVIUM_OCTEON:
2190                 case CPU_CAVIUM_OCTEON_PLUS:
2191                 case CPU_CAVIUM_OCTEON2:
2192                                 break;
2193                         }
2194                 }
2195
2196                 /* Examine  entrylo 0 or 1 based on ptr. */
2197                 if (use_bbit_insns()) {
2198                         uasm_i_bbit0(&p, wr.r2, ilog2(sizeof(pte_t)), 8);
2199                 } else {
2200                         uasm_i_andi(&p, wr.r3, wr.r2, sizeof(pte_t));
2201                         uasm_i_beqz(&p, wr.r3, 8);
2202                 }
2203                 /* load it in the delay slot*/
2204                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO0);
2205                 /* load it if ptr is odd */
2206                 UASM_i_MFC0(&p, wr.r3, C0_ENTRYLO1);
2207                 /*
2208                  * If the entryLo (now in wr.r3) is valid (bit 1), RI or
2209                  * XI must have triggered it.
2210                  */
2211                 if (use_bbit_insns()) {
2212                         uasm_il_bbit0(&p, &r, wr.r3, 1, label_tlbl_goaround2);
2213                 } else {
2214                         uasm_i_andi(&p, wr.r3, wr.r3, 2);
2215                         uasm_il_beqz(&p, &r, wr.r3, label_tlbl_goaround2);
2216                 }
2217                 if (PM_DEFAULT_MASK == 0)
2218                         uasm_i_nop(&p);
2219                 /*
2220                  * We clobbered C0_PAGEMASK, restore it.  On the other branch
2221                  * it is restored in build_huge_tlb_write_entry.
2222                  */
2223                 build_restore_pagemask(&p, &r, wr.r3, label_nopage_tlbl, 0);
2224
2225                 uasm_l_tlbl_goaround2(&l, p);
2226         }
2227         uasm_i_ori(&p, wr.r1, wr.r1, (_PAGE_ACCESSED | _PAGE_VALID));
2228         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2, 1);
2229 #endif
2230
2231         uasm_l_nopage_tlbl(&l, p);
2232         build_restore_work_registers(&p);
2233 #ifdef CONFIG_CPU_MICROMIPS
2234         if ((unsigned long)tlb_do_page_fault_0 & 1) {
2235                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_0));
2236                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_0));
2237                 uasm_i_jr(&p, K0);
2238         } else
2239 #endif
2240         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
2241         uasm_i_nop(&p);
2242
2243         if (p >= handle_tlbl_end)
2244                 panic("TLB load handler fastpath space exceeded");
2245
2246         uasm_resolve_relocs(relocs, labels);
2247         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
2248                  (unsigned int)(p - handle_tlbl));
2249
2250         dump_handler("r4000_tlb_load", handle_tlbl, handle_tlbl_size);
2251 }
2252
2253 static void build_r4000_tlb_store_handler(void)
2254 {
2255         u32 *p = handle_tlbs;
2256         const int handle_tlbs_size = handle_tlbs_end - handle_tlbs;
2257         struct uasm_label *l = labels;
2258         struct uasm_reloc *r = relocs;
2259         struct work_registers wr;
2260
2261         memset(handle_tlbs, 0, handle_tlbs_size * sizeof(handle_tlbs[0]));
2262         memset(labels, 0, sizeof(labels));
2263         memset(relocs, 0, sizeof(relocs));
2264
2265         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2266         build_pte_writable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbs);
2267         if (m4kc_tlbp_war())
2268                 build_tlb_probe_entry(&p);
2269         build_make_write(&p, &r, wr.r1, wr.r2, wr.r3);
2270         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2271
2272 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2273         /*
2274          * This is the entry point when
2275          * build_r4000_tlbchange_handler_head spots a huge page.
2276          */
2277         uasm_l_tlb_huge_update(&l, p);
2278         iPTE_LW(&p, wr.r1, wr.r2);
2279         build_pte_writable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbs);
2280         build_tlb_probe_entry(&p);
2281         uasm_i_ori(&p, wr.r1, wr.r1,
2282                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
2283         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2, 1);
2284 #endif
2285
2286         uasm_l_nopage_tlbs(&l, p);
2287         build_restore_work_registers(&p);
2288 #ifdef CONFIG_CPU_MICROMIPS
2289         if ((unsigned long)tlb_do_page_fault_1 & 1) {
2290                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_1));
2291                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_1));
2292                 uasm_i_jr(&p, K0);
2293         } else
2294 #endif
2295         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
2296         uasm_i_nop(&p);
2297
2298         if (p >= handle_tlbs_end)
2299                 panic("TLB store handler fastpath space exceeded");
2300
2301         uasm_resolve_relocs(relocs, labels);
2302         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
2303                  (unsigned int)(p - handle_tlbs));
2304
2305         dump_handler("r4000_tlb_store", handle_tlbs, handle_tlbs_size);
2306 }
2307
2308 static void build_r4000_tlb_modify_handler(void)
2309 {
2310         u32 *p = handle_tlbm;
2311         const int handle_tlbm_size = handle_tlbm_end - handle_tlbm;
2312         struct uasm_label *l = labels;
2313         struct uasm_reloc *r = relocs;
2314         struct work_registers wr;
2315
2316         memset(handle_tlbm, 0, handle_tlbm_size * sizeof(handle_tlbm[0]));
2317         memset(labels, 0, sizeof(labels));
2318         memset(relocs, 0, sizeof(relocs));
2319
2320         wr = build_r4000_tlbchange_handler_head(&p, &l, &r);
2321         build_pte_modifiable(&p, &r, wr.r1, wr.r2, wr.r3, label_nopage_tlbm);
2322         if (m4kc_tlbp_war())
2323                 build_tlb_probe_entry(&p);
2324         /* Present and writable bits set, set accessed and dirty bits. */
2325         build_make_write(&p, &r, wr.r1, wr.r2, wr.r3);
2326         build_r4000_tlbchange_handler_tail(&p, &l, &r, wr.r1, wr.r2);
2327
2328 #ifdef CONFIG_MIPS_HUGE_TLB_SUPPORT
2329         /*
2330          * This is the entry point when
2331          * build_r4000_tlbchange_handler_head spots a huge page.
2332          */
2333         uasm_l_tlb_huge_update(&l, p);
2334         iPTE_LW(&p, wr.r1, wr.r2);
2335         build_pte_modifiable(&p, &r, wr.r1, wr.r2,  wr.r3, label_nopage_tlbm);
2336         build_tlb_probe_entry(&p);
2337         uasm_i_ori(&p, wr.r1, wr.r1,
2338                    _PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID | _PAGE_DIRTY);
2339         build_huge_handler_tail(&p, &r, &l, wr.r1, wr.r2, 0);
2340 #endif
2341
2342         uasm_l_nopage_tlbm(&l, p);
2343         build_restore_work_registers(&p);
2344 #ifdef CONFIG_CPU_MICROMIPS
2345         if ((unsigned long)tlb_do_page_fault_1 & 1) {
2346                 uasm_i_lui(&p, K0, uasm_rel_hi((long)tlb_do_page_fault_1));
2347                 uasm_i_addiu(&p, K0, K0, uasm_rel_lo((long)tlb_do_page_fault_1));
2348                 uasm_i_jr(&p, K0);
2349         } else
2350 #endif
2351         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
2352         uasm_i_nop(&p);
2353
2354         if (p >= handle_tlbm_end)
2355                 panic("TLB modify handler fastpath space exceeded");
2356
2357         uasm_resolve_relocs(relocs, labels);
2358         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
2359                  (unsigned int)(p - handle_tlbm));
2360
2361         dump_handler("r4000_tlb_modify", handle_tlbm, handle_tlbm_size);
2362 }
2363
2364 static void flush_tlb_handlers(void)
2365 {
2366         local_flush_icache_range((unsigned long)handle_tlbl,
2367                            (unsigned long)handle_tlbl_end);
2368         local_flush_icache_range((unsigned long)handle_tlbs,
2369                            (unsigned long)handle_tlbs_end);
2370         local_flush_icache_range((unsigned long)handle_tlbm,
2371                            (unsigned long)handle_tlbm_end);
2372         local_flush_icache_range((unsigned long)tlbmiss_handler_setup_pgd,
2373                            (unsigned long)tlbmiss_handler_setup_pgd_end);
2374 }
2375
2376 static void print_htw_config(void)
2377 {
2378         unsigned long config;
2379         unsigned int pwctl;
2380         const int field = 2 * sizeof(unsigned long);
2381
2382         config = read_c0_pwfield();
2383         pr_debug("PWField (0x%0*lx): GDI: 0x%02lx  UDI: 0x%02lx  MDI: 0x%02lx  PTI: 0x%02lx  PTEI: 0x%02lx\n",
2384                 field, config,
2385                 (config & MIPS_PWFIELD_GDI_MASK) >> MIPS_PWFIELD_GDI_SHIFT,
2386                 (config & MIPS_PWFIELD_UDI_MASK) >> MIPS_PWFIELD_UDI_SHIFT,
2387                 (config & MIPS_PWFIELD_MDI_MASK) >> MIPS_PWFIELD_MDI_SHIFT,
2388                 (config & MIPS_PWFIELD_PTI_MASK) >> MIPS_PWFIELD_PTI_SHIFT,
2389                 (config & MIPS_PWFIELD_PTEI_MASK) >> MIPS_PWFIELD_PTEI_SHIFT);
2390
2391         config = read_c0_pwsize();
2392         pr_debug("PWSize  (0x%0*lx): PS: 0x%lx  GDW: 0x%02lx  UDW: 0x%02lx  MDW: 0x%02lx  PTW: 0x%02lx  PTEW: 0x%02lx\n",
2393                 field, config,
2394                 (config & MIPS_PWSIZE_PS_MASK) >> MIPS_PWSIZE_PS_SHIFT,
2395                 (config & MIPS_PWSIZE_GDW_MASK) >> MIPS_PWSIZE_GDW_SHIFT,
2396                 (config & MIPS_PWSIZE_UDW_MASK) >> MIPS_PWSIZE_UDW_SHIFT,
2397                 (config & MIPS_PWSIZE_MDW_MASK) >> MIPS_PWSIZE_MDW_SHIFT,
2398                 (config & MIPS_PWSIZE_PTW_MASK) >> MIPS_PWSIZE_PTW_SHIFT,
2399                 (config & MIPS_PWSIZE_PTEW_MASK) >> MIPS_PWSIZE_PTEW_SHIFT);
2400
2401         pwctl = read_c0_pwctl();
2402         pr_debug("PWCtl   (0x%x): PWEn: 0x%x  XK: 0x%x  XS: 0x%x  XU: 0x%x  DPH: 0x%x  HugePg: 0x%x  Psn: 0x%x\n",
2403                 pwctl,
2404                 (pwctl & MIPS_PWCTL_PWEN_MASK) >> MIPS_PWCTL_PWEN_SHIFT,
2405                 (pwctl & MIPS_PWCTL_XK_MASK) >> MIPS_PWCTL_XK_SHIFT,
2406                 (pwctl & MIPS_PWCTL_XS_MASK) >> MIPS_PWCTL_XS_SHIFT,
2407                 (pwctl & MIPS_PWCTL_XU_MASK) >> MIPS_PWCTL_XU_SHIFT,
2408                 (pwctl & MIPS_PWCTL_DPH_MASK) >> MIPS_PWCTL_DPH_SHIFT,
2409                 (pwctl & MIPS_PWCTL_HUGEPG_MASK) >> MIPS_PWCTL_HUGEPG_SHIFT,
2410                 (pwctl & MIPS_PWCTL_PSN_MASK) >> MIPS_PWCTL_PSN_SHIFT);
2411 }
2412
2413 static void config_htw_params(void)
2414 {
2415         unsigned long pwfield, pwsize, ptei;
2416         unsigned int config;
2417
2418         /*
2419          * We are using 2-level page tables, so we only need to
2420          * setup GDW and PTW appropriately. UDW and MDW will remain 0.
2421          * The default value of GDI/UDI/MDI/PTI is 0xc. It is illegal to
2422          * write values less than 0xc in these fields because the entire
2423          * write will be dropped. As a result of which, we must preserve
2424          * the original reset values and overwrite only what we really want.
2425          */
2426
2427         pwfield = read_c0_pwfield();
2428         /* re-initialize the GDI field */
2429         pwfield &= ~MIPS_PWFIELD_GDI_MASK;
2430         pwfield |= PGDIR_SHIFT << MIPS_PWFIELD_GDI_SHIFT;
2431         /* re-initialize the PTI field including the even/odd bit */
2432         pwfield &= ~MIPS_PWFIELD_PTI_MASK;
2433         pwfield |= PAGE_SHIFT << MIPS_PWFIELD_PTI_SHIFT;
2434         if (CONFIG_PGTABLE_LEVELS >= 3) {
2435                 pwfield &= ~MIPS_PWFIELD_MDI_MASK;
2436                 pwfield |= PMD_SHIFT << MIPS_PWFIELD_MDI_SHIFT;
2437         }
2438         /* Set the PTEI right shift */
2439         ptei = _PAGE_GLOBAL_SHIFT << MIPS_PWFIELD_PTEI_SHIFT;
2440         pwfield |= ptei;
2441         write_c0_pwfield(pwfield);
2442         /* Check whether the PTEI value is supported */
2443         back_to_back_c0_hazard();
2444         pwfield = read_c0_pwfield();
2445         if (((pwfield & MIPS_PWFIELD_PTEI_MASK) << MIPS_PWFIELD_PTEI_SHIFT)
2446                 != ptei) {
2447                 pr_warn("Unsupported PTEI field value: 0x%lx. HTW will not be enabled",
2448                         ptei);
2449                 /*
2450                  * Drop option to avoid HTW being enabled via another path
2451                  * (eg htw_reset())
2452                  */
2453                 current_cpu_data.options &= ~MIPS_CPU_HTW;
2454                 return;
2455         }
2456
2457         pwsize = ilog2(PTRS_PER_PGD) << MIPS_PWSIZE_GDW_SHIFT;
2458         pwsize |= ilog2(PTRS_PER_PTE) << MIPS_PWSIZE_PTW_SHIFT;
2459         if (CONFIG_PGTABLE_LEVELS >= 3)
2460                 pwsize |= ilog2(PTRS_PER_PMD) << MIPS_PWSIZE_MDW_SHIFT;
2461
2462         /* Set pointer size to size of directory pointers */
2463         if (IS_ENABLED(CONFIG_64BIT))
2464                 pwsize |= MIPS_PWSIZE_PS_MASK;
2465         /* PTEs may be multiple pointers long (e.g. with XPA) */
2466         pwsize |= ((PTE_T_LOG2 - PGD_T_LOG2) << MIPS_PWSIZE_PTEW_SHIFT)
2467                         & MIPS_PWSIZE_PTEW_MASK;
2468
2469         write_c0_pwsize(pwsize);
2470
2471         /* Make sure everything is set before we enable the HTW */
2472         back_to_back_c0_hazard();
2473
2474         /*
2475          * Enable HTW (and only for XUSeg on 64-bit), and disable the rest of
2476          * the pwctl fields.
2477          */
2478         config = 1 << MIPS_PWCTL_PWEN_SHIFT;
2479         if (IS_ENABLED(CONFIG_64BIT))
2480                 config |= MIPS_PWCTL_XU_MASK;
2481         write_c0_pwctl(config);
2482         pr_info("Hardware Page Table Walker enabled\n");
2483
2484         print_htw_config();
2485 }
2486
2487 static void config_xpa_params(void)
2488 {
2489 #ifdef CONFIG_XPA
2490         unsigned int pagegrain;
2491
2492         if (mips_xpa_disabled) {
2493                 pr_info("Extended Physical Addressing (XPA) disabled\n");
2494                 return;
2495         }
2496
2497         pagegrain = read_c0_pagegrain();
2498         write_c0_pagegrain(pagegrain | PG_ELPA);
2499         back_to_back_c0_hazard();
2500         pagegrain = read_c0_pagegrain();
2501
2502         if (pagegrain & PG_ELPA)
2503                 pr_info("Extended Physical Addressing (XPA) enabled\n");
2504         else
2505                 panic("Extended Physical Addressing (XPA) disabled");
2506 #endif
2507 }
2508
2509 static void check_pabits(void)
2510 {
2511         unsigned long entry;
2512         unsigned pabits, fillbits;
2513
2514         if (!cpu_has_rixi || !_PAGE_NO_EXEC) {
2515                 /*
2516                  * We'll only be making use of the fact that we can rotate bits
2517                  * into the fill if the CPU supports RIXI, so don't bother
2518                  * probing this for CPUs which don't.
2519                  */
2520                 return;
2521         }
2522
2523         write_c0_entrylo0(~0ul);
2524         back_to_back_c0_hazard();
2525         entry = read_c0_entrylo0();
2526
2527         /* clear all non-PFN bits */
2528         entry &= ~((1 << MIPS_ENTRYLO_PFN_SHIFT) - 1);
2529         entry &= ~(MIPS_ENTRYLO_RI | MIPS_ENTRYLO_XI);
2530
2531         /* find a lower bound on PABITS, and upper bound on fill bits */
2532         pabits = fls_long(entry) + 6;
2533         fillbits = max_t(int, (int)BITS_PER_LONG - pabits, 0);
2534
2535         /* minus the RI & XI bits */
2536         fillbits -= min_t(unsigned, fillbits, 2);
2537
2538         if (fillbits >= ilog2(_PAGE_NO_EXEC))
2539                 fill_includes_sw_bits = true;
2540
2541         pr_debug("Entry* registers contain %u fill bits\n", fillbits);
2542 }
2543
2544 void build_tlb_refill_handler(void)
2545 {
2546         /*
2547          * The refill handler is generated per-CPU, multi-node systems
2548          * may have local storage for it. The other handlers are only
2549          * needed once.
2550          */
2551         static int run_once = 0;
2552
2553         if (IS_ENABLED(CONFIG_XPA) && !cpu_has_rixi)
2554                 panic("Kernels supporting XPA currently require CPUs with RIXI");
2555
2556         output_pgtable_bits_defines();
2557         check_pabits();
2558
2559 #ifdef CONFIG_64BIT
2560         check_for_high_segbits = current_cpu_data.vmbits > (PGDIR_SHIFT + PGD_ORDER + PAGE_SHIFT - 3);
2561 #endif
2562
2563         switch (current_cpu_type()) {
2564         case CPU_R2000:
2565         case CPU_R3000:
2566         case CPU_R3000A:
2567         case CPU_R3081E:
2568         case CPU_TX3912:
2569         case CPU_TX3922:
2570         case CPU_TX3927:
2571 #ifndef CONFIG_MIPS_PGD_C0_CONTEXT
2572                 if (cpu_has_local_ebase)
2573                         build_r3000_tlb_refill_handler();
2574                 if (!run_once) {
2575                         if (!cpu_has_local_ebase)
2576                                 build_r3000_tlb_refill_handler();
2577                         build_setup_pgd();
2578                         build_r3000_tlb_load_handler();
2579                         build_r3000_tlb_store_handler();
2580                         build_r3000_tlb_modify_handler();
2581                         flush_tlb_handlers();
2582                         run_once++;
2583                 }
2584 #else
2585                 panic("No R3000 TLB refill handler");
2586 #endif
2587                 break;
2588
2589         case CPU_R6000:
2590         case CPU_R6000A:
2591                 panic("No R6000 TLB refill handler yet");
2592                 break;
2593
2594         case CPU_R8000:
2595                 panic("No R8000 TLB refill handler yet");
2596                 break;
2597
2598         default:
2599                 if (cpu_has_ldpte)
2600                         setup_pw();
2601
2602                 if (!run_once) {
2603                         scratch_reg = allocate_kscratch();
2604                         build_setup_pgd();
2605                         build_r4000_tlb_load_handler();
2606                         build_r4000_tlb_store_handler();
2607                         build_r4000_tlb_modify_handler();
2608                         if (cpu_has_ldpte)
2609                                 build_loongson3_tlb_refill_handler();
2610                         else if (!cpu_has_local_ebase)
2611                                 build_r4000_tlb_refill_handler();
2612                         flush_tlb_handlers();
2613                         run_once++;
2614                 }
2615                 if (cpu_has_local_ebase)
2616                         build_r4000_tlb_refill_handler();
2617                 if (cpu_has_xpa)
2618                         config_xpa_params();
2619                 if (cpu_has_htw)
2620                         config_htw_params();
2621         }
2622 }