arch/arm/cpu/arm926ejs/mxs/mxs.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Freescale i.MX23/i.MX28 common code
   4  *
   5  * Copyright (C) 2011 Marek Vasut <marek.vasut@gmail.com>
   6  * on behalf of DENX Software Engineering GmbH
   7  *
   8  * Based on code from LTIB:
   9  * Copyright (C) 2010 Freescale Semiconductor, Inc.
  10  */
  11
  12 #include <common.h>
  13 #include <command.h>
  14 #include <cpu_func.h>
  15 #include <hang.h>
  16 #include <init.h>
  17 #include <net.h>
  18 #include <linux/delay.h>
  19 #include <linux/errno.h>
  20 #include <asm/io.h>
  21 #include <asm/arch/clock.h>
  22 #include <asm/mach-imx/dma.h>
  23 #include <asm/arch/gpio.h>
  24 #include <asm/arch/iomux.h>
  25 #include <asm/arch/imx-regs.h>
  26 #include <asm/arch/sys_proto.h>
  27 #include <linux/compiler.h>
  28
  29 DECLARE_GLOBAL_DATA_PTR;
  30
  31 /* Lowlevel init isn't used on i.MX28, so just have a dummy here */
  32 __weak void lowlevel_init(void) {}
  33
  34 void reset_cpu(ulong ignored) __attribute__((noreturn));
  35
  36 void reset_cpu(ulong ignored)
  37 {
  38         struct mxs_rtc_regs *rtc_regs =
  39                 (struct mxs_rtc_regs *)MXS_RTC_BASE;
  40         struct mxs_lcdif_regs *lcdif_regs =
  41                 (struct mxs_lcdif_regs *)MXS_LCDIF_BASE;
  42
  43         /*
  44          * Shut down the LCD controller as it interferes with BootROM boot mode
  45          * pads sampling.
  46          */
  47         writel(LCDIF_CTRL_RUN, &lcdif_regs->hw_lcdif_ctrl_clr);
  48
  49         /* Wait 1 uS before doing the actual watchdog reset */
  50         writel(1, &rtc_regs->hw_rtc_watchdog);
  51         writel(RTC_CTRL_WATCHDOGEN, &rtc_regs->hw_rtc_ctrl_set);
  52
  53         /* Endless loop, reset will exit from here */
  54         for (;;)
  55                 ;
  56 }
  57
  58 /*
  59  * This function will craft a jumptable at 0x0 which will redirect interrupt
  60  * vectoring to proper location of U-Boot in RAM.
  61  *
  62  * The structure of the jumptable will be as follows:
  63  *  ldr pc, [pc, #0x18] ..... for each vector, thus repeated 8 times
  64  *  <destination address> ... for each previous ldr, thus also repeated 8 times
  65  *
  66  * The "ldr pc, [pc, #0x18]" instruction above loads address from memory at
  67  * offset 0x18 from current value of PC register. Note that PC is already
  68  * incremented by 4 when computing the offset, so the effective offset is
  69  * actually 0x20, this the associated <destination address>. Loading the PC
  70  * register with an address performs a jump to that address.
  71  */
  72 void mx28_fixup_vt(uint32_t start_addr)
  73 {
  74         /* ldr pc, [pc, #0x18] */
  75         const uint32_t ldr_pc = 0xe59ff018;
  76         /* Jumptable location is 0x0 */
  77         uint32_t *vt = (uint32_t *)0x0;
  78         int i;
  79
  80         for (i = 0; i < 8; i++) {
  81                 /* cppcheck-suppress nullPointer */
  82                 vt[i] = ldr_pc;
  83                 /* cppcheck-suppress nullPointer */
  84                 vt[i + 8] = start_addr + (4 * i);
  85         }
  86 }
  87
  88 #ifdef  CONFIG_ARCH_MISC_INIT
  89 int arch_misc_init(void)
  90 {
  91         mx28_fixup_vt(gd->relocaddr);
  92         return 0;
  93 }
  94 #endif
  95
  96 int arch_cpu_init(void)
  97 {
  98         struct mxs_clkctrl_regs *clkctrl_regs =
  99                 (struct mxs_clkctrl_regs *)MXS_CLKCTRL_BASE;
 100         extern uint32_t _start;
 101
 102         mx28_fixup_vt((uint32_t)&_start);
 103
 104         /*
 105          * Enable NAND clock
 106          */
 107         /* Set bypass bit */
 108         writel(CLKCTRL_CLKSEQ_BYPASS_GPMI,
 109                 &clkctrl_regs->hw_clkctrl_clkseq_set);
 110
 111         /* Set GPMI clock to ref_xtal / 1 */
 112         clrbits_le32(&clkctrl_regs->hw_clkctrl_gpmi, CLKCTRL_GPMI_CLKGATE);
 113         while (readl(&clkctrl_regs->hw_clkctrl_gpmi) & CLKCTRL_GPMI_CLKGATE)
 114                 ;
 115         clrsetbits_le32(&clkctrl_regs->hw_clkctrl_gpmi,
 116                 CLKCTRL_GPMI_DIV_MASK, 1);
 117
 118         udelay(1000);
 119
 120         /*
 121          * Configure GPIO unit
 122          */
 123         mxs_gpio_init();
 124
 125 #ifdef  CONFIG_APBH_DMA
 126         /* Start APBH DMA */
 127         mxs_dma_init();
 128 #endif
 129
 130         return 0;
 131 }
 132
 133 u32 get_cpu_rev(void)
 134 {
 135         struct mxs_digctl_regs *digctl_regs =
 136                 (struct mxs_digctl_regs *)MXS_DIGCTL_BASE;
 137         uint8_t rev = readl(&digctl_regs->hw_digctl_chipid) & 0x000000FF;
 138
 139         switch (readl(&digctl_regs->hw_digctl_chipid) & HW_DIGCTL_CHIPID_MASK) {
 140         case HW_DIGCTL_CHIPID_MX23:
 141                 switch (rev) {
 142                 case 0x0:
 143                 case 0x1:
 144                 case 0x2:
 145                 case 0x3:
 146                 case 0x4:
 147                         return (MXC_CPU_MX23 << 12) | (rev + 0x10);
 148                 default:
 149                         return 0;
 150                 }
 151         case HW_DIGCTL_CHIPID_MX28:
 152                 switch (rev) {
 153                 case 0x1:
 154                         return (MXC_CPU_MX28 << 12) | 0x12;
 155                 default:
 156                         return 0;
 157                 }
 158         default:
 159                 return 0;
 160         }
 161 }
 162
 163 #if defined(CONFIG_DISPLAY_CPUINFO)
 164 const char *get_imx_type(u32 imxtype)
 165 {
 166         switch (imxtype) {
 167         case MXC_CPU_MX23:
 168                 return "23";
 169         case MXC_CPU_MX28:
 170                 return "28";
 171         default:
 172                 return "??";
 173         }
 174 }
 175
 176 int print_cpuinfo(void)
 177 {
 178         u32 cpurev;
 179         struct mxs_spl_data *data = MXS_SPL_DATA;
 180
 181         cpurev = get_cpu_rev();
 182         printf("CPU:   Freescale i.MX%s rev%d.%d at %d MHz\n",
 183                 get_imx_type((cpurev & 0xFF000) >> 12),
 184                 (cpurev & 0x000F0) >> 4,
 185                 (cpurev & 0x0000F) >> 0,
 186                 mxc_get_clock(MXC_ARM_CLK) / 1000000);
 187         printf("BOOT:  %s\n", mxs_boot_modes[data->boot_mode_idx].mode);
 188         return 0;
 189 }
 190 #endif
 191
 192 int do_mx28_showclocks(struct cmd_tbl *cmdtp, int flag, int argc,
 193                        char *const argv[])
 194 {
 195         printf("CPU:   %3d MHz\n", mxc_get_clock(MXC_ARM_CLK) / 1000000);
 196         printf("BUS:   %3d MHz\n", mxc_get_clock(MXC_AHB_CLK) / 1000000);
 197         printf("EMI:   %3d MHz\n", mxc_get_clock(MXC_EMI_CLK));
 198         printf("GPMI:  %3d MHz\n", mxc_get_clock(MXC_GPMI_CLK) / 1000000);
 199         return 0;
 200 }
 201
 202 /*
 203  * Initializes on-chip ethernet controllers.
 204  */
 205 #if defined(CONFIG_MX28) && defined(CONFIG_CMD_NET)
 206 int cpu_eth_init(bd_t *bis)
 207 {
 208         struct mxs_clkctrl_regs *clkctrl_regs =
 209                 (struct mxs_clkctrl_regs *)MXS_CLKCTRL_BASE;
 210
 211         /* Turn on ENET clocks */
 212         clrbits_le32(&clkctrl_regs->hw_clkctrl_enet,
 213                 CLKCTRL_ENET_SLEEP | CLKCTRL_ENET_DISABLE);
 214
 215         /* Set up ENET PLL for 50 MHz */
 216         /* Power on ENET PLL */
 217         writel(CLKCTRL_PLL2CTRL0_POWER,
 218                 &clkctrl_regs->hw_clkctrl_pll2ctrl0_set);
 219
 220         udelay(10);
 221
 222         /* Gate on ENET PLL */
 223         writel(CLKCTRL_PLL2CTRL0_CLKGATE,
 224                 &clkctrl_regs->hw_clkctrl_pll2ctrl0_clr);
 225
 226         /* Enable pad output */
 227         setbits_le32(&clkctrl_regs->hw_clkctrl_enet, CLKCTRL_ENET_CLK_OUT_EN);
 228
 229         return 0;
 230 }
 231 #endif
 232
 233 __weak void mx28_adjust_mac(int dev_id, unsigned char *mac)
 234 {
 235         mac[0] = 0x00;
 236         mac[1] = 0x04; /* Use FSL vendor MAC address by default */
 237
 238         if (dev_id == 1) /* Let MAC1 be MAC0 + 1 by default */
 239                 mac[5] += 1;
 240 }
 241
 242 #ifdef  CONFIG_MX28_FEC_MAC_IN_OCOTP
 243
 244 #define MXS_OCOTP_MAX_TIMEOUT   1000000
 245 void imx_get_mac_from_fuse(int dev_id, unsigned char *mac)
 246 {
 247         struct mxs_ocotp_regs *ocotp_regs =
 248                 (struct mxs_ocotp_regs *)MXS_OCOTP_BASE;
 249         uint32_t data;
 250
 251         memset(mac, 0, 6);
 252
 253         writel(OCOTP_CTRL_RD_BANK_OPEN, &ocotp_regs->hw_ocotp_ctrl_set);
 254
 255         if (mxs_wait_mask_clr(&ocotp_regs->hw_ocotp_ctrl_reg, OCOTP_CTRL_BUSY,
 256                                 MXS_OCOTP_MAX_TIMEOUT)) {
 257                 printf("MXS FEC: Can't get MAC from OCOTP\n");
 258                 return;
 259         }
 260
 261         data = readl(&ocotp_regs->hw_ocotp_cust0);
 262
 263         mac[2] = (data >> 24) & 0xff;
 264         mac[3] = (data >> 16) & 0xff;
 265         mac[4] = (data >> 8) & 0xff;
 266         mac[5] = data & 0xff;
 267         mx28_adjust_mac(dev_id, mac);
 268 }
 269 #else
 270 void imx_get_mac_from_fuse(int dev_id, unsigned char *mac)
 271 {
 272         memset(mac, 0, 6);
 273 }
 274 #endif
 275
 276 int mxs_dram_init(void)
 277 {
 278         struct mxs_spl_data *data = MXS_SPL_DATA;
 279
 280         if (data->mem_dram_size == 0) {
 281                 printf("MXS:\n"
 282                         "Error, the RAM size passed up from SPL is 0!\n");
 283                 hang();
 284         }
 285
 286         gd->ram_size = data->mem_dram_size;
 287         return 0;
 288 }
 289
 290 U_BOOT_CMD(
 291         clocks, CONFIG_SYS_MAXARGS, 1, do_mx28_showclocks,
 292         "display clocks",
 293         ""
 294 );