From ecfdc9eb8e412601603b810752391e2d5cb2f627 Mon Sep 17 00:00:00 2001 From: Piotr Dymacz Date: Mon, 14 Mar 2016 00:18:46 +0100 Subject: [PATCH] Add DDR_BURST{,2} register defines in common QC/A header --- u-boot/include/soc/qca_soc_common.h | 31 ++++++++++++++++++++++++++++- 1 file changed, 30 insertions(+), 1 deletion(-) diff --git a/u-boot/include/soc/qca_soc_common.h b/u-boot/include/soc/qca_soc_common.h index 30c6501..a032c61 100644 --- a/u-boot/include/soc/qca_soc_common.h +++ b/u-boot/include/soc/qca_soc_common.h @@ -156,7 +156,6 @@ #define QCA_DDR_MR_VALUE_SHIFT 0 #define QCA_DDR_MR_VALUE_MASK BITS(QCA_DDR_MR_VALUE_SHIFT, 14) - /* DDR_EMR registers (DDR extended mode register 1/2/3 values) */ #define QCA_DDR_EMR_VALUE_SHIFT 0 #define QCA_DDR_EMR_VALUE_MASK BITS(QCA_DDR_EMR_VALUE_SHIFT, 14) @@ -212,6 +211,36 @@ #define QCA_DDR_DDR2_CFG_DDR2_TWL_MASK BITS(QCA_DDR_DDR2_CFG_DDR2_TWL_SHIFT, 4) #endif +/* DDR_BURST (DDR bank arbiter per client burst size) */ +#define QCA_DDR_BURST_GE0_MAX_BL_SHIFT 0 +#define QCA_DDR_BURST_GE0_MAX_BL_MASK BITS(QCA_DDR_BURST_GE0_MAX_BL_SHIFT, 4) +#define QCA_DDR_BURST_GE1_MAX_BL_SHIFT 4 +#define QCA_DDR_BURST_GE1_MAX_BL_MASK BITS(QCA_DDR_BURST_GE1_MAX_BL_SHIFT, 4) +#define QCA_DDR_BURST_PCIE_MAX_BL_SHIFT 8 +#define QCA_DDR_BURST_PCIE_MAX_BL_MASK BITS(QCA_DDR_BURST_PCIE_MAX_BL_SHIFT, 4) +#define QCA_DDR_BURST_USB_MAX_BL_SHIFT 12 +#define QCA_DDR_BURST_USB_MAX_BL_MASK BITS(QCA_DDR_BURST_USB_MAX_BL_SHIFT, 4) +#define QCA_DDR_BURST_CPU_MAX_BL_SHIFT 16 +#define QCA_DDR_BURST_CPU_MAX_BL_MASK BITS(QCA_DDR_BURST_CPU_MAX_BL_SHIFT, 4) +#define QCA_DDR_BURST_MAX_READ_BURST_SHIFT 20 +#define QCA_DDR_BURST_MAX_READ_BURST_MASK BITS(QCA_DDR_BURST_MAX_READ_BURST_SHIFT, 4) +#define QCA_DDR_BURST_MAX_WRITE_BURST_SHIFT 24 +#define QCA_DDR_BURST_MAX_WRITE_BURST_MASK BITS(QCA_DDR_BURST_MAX_WRITE_BURST_SHIFT, 4) +#define QCA_DDR_BURST_RWP_MASK_EN_SHIFT 28 +#define QCA_DDR_BURST_RWP_MASK_EN_MASK BITS(QCA_DDR_BURST_RWP_MASK_EN_SHIFT, 2) +#define QCA_DDR_BURST_CPU_PRIO_BE_SHIFT 30 +#define QCA_DDR_BURST_CPU_PRIO_BE_MASK (1 << QCA_DDR_BURST_CPU_PRIO_BE_SHIFT) +#define QCA_DDR_BURST_CPU_PRIO_SHIFT 31 +#define QCA_DDR_BURST_CPU_PRIO_MASK (1 << QCA_DDR_BURST_CPU_PRIO_SHIFT) + +/* DDR_BURST2 (DDR bank arbiter per client burst size 2) */ +#define QCA_DDR_BURST2_WMAC_MAX_BL_SHIFT 0 +#define QCA_DDR_BURST2_WMAC_MAX_BL_MASK BITS(QCA_DDR_BURST2_WMAC_MAX_BL_SHIFT, 4) +#define QCA_DDR_BURST2_MISC_SRC1_MAX_BL_SHIFT 4 +#define QCA_DDR_BURST2_MISC_SRC1_MAX_BL_MASK BITS(QCA_DDR_BURST2_MISC_SRC1_MAX_BL_SHIFT, 4) +#define QCA_DDR_BURST2_MISC_SRC2_MAX_BL_SHIFT 8 +#define QCA_DDR_BURST2_MISC_SRC2_MAX_BL_MASK BITS(QCA_DDR_BURST2_MISC_SRC2_MAX_BL_SHIFT, 4) + /* DDR_CTRL_CFG (DDR controller configuration) */ #define QCA_DDR_CTRL_CFG_SDRAM_EN_SHIFT 0 #define QCA_DDR_CTRL_CFG_SDRAM_EN_MASK (1 << QCA_DDR_CTRL_CFG_SDRAM_EN_SHIFT) -- 2.25.1