Cleaned up build process, added lzma bin for x86_64

Supplied compiled host_util for linux-x86_32 (original compiled)
and newly compiled linux-x86_64 and darwin-x86_64.

Split across different subfolders depending on HOSTOS-HOSTARCH,
made HOSTOS consistent in root Makefile.

Added LIBS_SHARED variable that is independently compiled,
as opposed to including common files in both LIBS and LIBS_BOOTSTRAP.

Cleaned up documentation (removed lzma mention in OS X build, now using macOS).

Fix RAM version (don't initialize DDR controller)

Update README

Change remaining /bin/echo to echo in Makefile

Improvements to build process for OSX build support

Requires updated bash and gnu coreutils, gnu-sed via brew.
Added HostOS platform sanity check (only linux and osx supported/tested)
Makefile and u-boot/Makefile forces SHELL to bash which addresses issues with cross platform "echo" and nullifies previous workaround /bin/echo (for -e and -n).
Added documentation for building on OS X

Remove some old defines from Makefile

Define CONFIG_PCI only for boards which use PCIe bus

Add info about Wallys DR531 in README

Remove some old and not needed anymore defines from configs

Add support for Wallys DR531 (QCA9531 v2)

Introduce new, common PCIe setup code for QC/A WiSoCs

New code setups PCIe PLL and resets PCIe controller.
For now, it was tested only on real hardware based
on QCA9531 and AR9344.

For information purposes, include also new line in
board info message, with vendor and device ID of
device/s connected on PCIe bus/es.

trivial: drop executable file attribute on source files

Drop old PCI/E related code

Add PCIe and reset related registers/bit fields for QCA, plus minor fixes

Rework PLL/clock related registers/bit fields in common QCA header

Setup GPIO_OUT register before GPIO_OUT_FUNCx and GPIO_IN_ENx in low level GPIO init

Ignore null character when waiting for autoboot abort

Cosmetic cleanups in QC/A LSUART driver

Add missing timer_init function in init sequence for not compressed U-Boot version

Fix new gcc compile errors (do not use extern inline functions)

Fix mess with inline QC/A related functions

Merge pull request #88 from bittorf/readme_fix_url_to_uIP0.9

README: fix URL to IP-stack uIP 0.9

Update READMEs

Switch to OpenWrt toolchain (musl based)

Remove old and not needed anymore code from old QC/A headers

Clean little bit mess in code included from Atheros (Q)SDK, remove all printf()

Remove atheros.h include from ap143.h config file

Add SWITCH_CLOCK_CONTROL register definition in common QC/A header

Add support for TP-Link TL-WR802N (QCA9533)

Make use of new PLL/clock profiles, remove some not really useful, fix profiles for QCA95xx and mark tested

Add more PLL/clock profiles for AR933x, mark tested

Don't use CPU/DDR sync mode with fractional multipliers in PLL/clocks config

cmd_qcaclk: show proper nfrac values plus cosmetic changes

Drop CFG_HZ_FALLBACK as we don't need it anymore, clean in time.c

Fix AR933x PLL/clock profiles

Reset also DDR controller in AR9331 during first boot

Remove time/delay related functions from lib_bootstrap, we don't need them anymore

Clean config headers from old and not needed defines

Remove old code for ap143

Add more information about DDR timing values and print them in board info

Be consistent with register names in common QC/A header

Use BIT() macro in common QC/A header

Restore workaround for AR9331 hang at boot issue

It looks that we really need it, so restore workaround
from original Atheros (Q)SDK. In future we should try
to find better way to deal with this problem.

Add new, common setup code for QC/A WiSoC DDR controllers

In old code, based on Qualcomm/Atheros (Q)SDK, most of the
DDR controller related registers where setup with static
values, based on selected PLL/clocks configuration or
chosen board type.

New setup code is universal and configures DDR controller
based on real hardware state (clocks, memory type).

For now, the code doesn't support SDRAM memory type,
as I don't have access to any QC/A based platform with
such type of memory chip. But it seems, that newer QC/A
WiSoCs don't support it (excluding QCA953x v1?) anyway.

New code contains also fixed DQS delay tap controller tune
for AR93xx WiSoCs, which for now is used only for AR933x,
as it turned out that DDR BITS is available also on AR934x.

In old code, tune routine starts with some hardcoded values,
which leads to an assumption that this starting value is
inside working tap range. As it turned out after some tests,
this assumption is wrong and on some real hardware platforms
gives wrong delay tap values, outside correct/working range.

New code was tested on many different QC/A platforms, but
will need changes and fixes in future, mostly because of
missing (at the moment) descriptions of DDR BIST registers.

For AR933x always return 16-bit DDR width

Add DDR_FSM_WAIT_CONTROL register address in common QC/A header

Setup AHB master tout in QCA95xx low level init, as it's done for AR933x

Add DDR_BURST{,2} register defines in common QC/A header

Add functions which return DDR width and CAS latency, use them in printing board info

Calculate SPI clock only if needed in qca_clocks.c

Adjust qca_dram.h after last changes in bit fields define names

Add and fix DRAM register defines and two func prototypes in common QC/A header

Cosmetic changes and fixes in qca_clocks.c

Move DDR_RD_DATA_THIS_CYCLE reg setup in new AR933x dram init code before timing setup

Add some bootstrap register related defines in common QC/A header

Move up DDR_RD_DATA_THIS_CYCLE register setup in new AR933x dram init code

Introduce new DRAM related init code for QC/A (for now AR933x)

Include workaround for AR933x PLL init from old code, should fix problem with hang on start/restart

Add QC/A DRAM related reg defines, function prototypes and use defines from soc_common.h for memory types

Change GPIO_RST_BUTTON_* define names

Change DEFAULT_FLASH_SIZE_IN_MB define name, use 4 by default, throw error on not supported value

Change BOARD_CUSTOM_STRING define name, add default value if not defined

Minor changes in common spi_flash.c

Add support for TP-Link TL-WR841N v9 (QCA953x based)

Fix ap143 Makefile

Fix logic mistake in QC/A low level GPIO init

Use 'CN' instead of 'CH' for indicate that device is for China market, plus minor fixes in Makefiles

Include repository status (-{clean,dirty}) in version string

Use CONFIG_TPLINK_IMAGE_HEADER define to select TP-Link img header, plus minor changes in Makefile

Add original U-Boot image for TP-Link TL-WR841N v9

Move reset_button_status function to common qca file

Remove old and not used anymore code for QCA953x low level init

Configure LSUART TX pin in low level GPIO init even if input/output masks are not defined

Adjust apu143.h config file for new PLL/clock and GPIO configuration code, minor changes for WR820

Adjust db12x.h config file for new PLL/clock configuration code

Adjust ap121.h config file for new PLL/clock configuration code

Remove old and unused ar933x header file

Add cmd_qcaclk to Makefile

Add new setclk/clearclk custom commands for QC/A

New code is universal, supports not only AR933x, but also
new QCA95xx and AR934x WiSoCs.

Introduce new low level init code for AR934x/QCA95xx and AR933x

New code is simpler, more universal and supports:
- clock configuration stored in FLASH
- non-fractional PLL/clocks configuration
- recovery mode (sets safe clocks when recovery button is pressed)

This was tested on many different QC/A WiSoCs and platforms,
including new QCA95xx chips.

Code for AR933x still needs some additional work. The original code
from Atheros SDK is very buggy and includes lot of (still) unknown
parts, like "pmu setup", "meas", etc. It seems that most of that
is related with radio configuration.

Remove platform related code from start{_bootstrap}.S code, we will have it new low level init code

Don't use dash in defines

Remove old code of setclk and clearclk custom commands

Add GPIO_FUNCTION_2 register defines, setup GPIO11/12 if needed in low level init code for AR933x

Fix CPU PLL dither register definitions; add some other needed defines in common QCA header file

Introduce new, low level GPIO initialization code

New code is universal and allows to predefine several config options:
- JTAG enable
- bitmasks for GPIOs set as inputs and outputs
- bitmasks for GPIO driven LEDs (active in low and hi)
- bitmasks for initial values on configured GPIOs
- LSUART GPIO lines

Code was tested on all supported WiSoCs: AR933x, AR934x and QCA95xx.

This commit removes also old GPIO related code and adds needed
bitmasks definitions in ap121 and db12x configs.

Fix AR933x GPIO related register bit fields in QC/A SOC common header file, add magic value for 'PLL configuration inside FLASH' flag

Add some information about the author and clean up code in u-boot/common/command.c

Add RTC related registers in QC/A SOC common header file

Add original U-Boot images for two more AR9331 based devices

Fix wrong U-Boot bin images file permissions

Add original U-Boot images for two new GL-iNet devices: GL-AR150 and GL-AR300

Add original U-Boot image for Wallys DR531

README: fix URL to IP-stack uIP 0.9

The old link does not work anymore, so use the official source.

Fix printing clock values lower than 100 MHz

Allow to define particular stop character for autoboot

This would be useful for boards which share serial console with some
other device, like MCU, which may unintentionally interrupt boot process.

It is fast and simple solution, for future we should restore functionality
from original U-Boot code, with string stop sequences.

Add some missing field defines in SPI FLASH related register

Use macros for bit fiels definition in QC/A common header file

Allow to use bit mask in asm code

Fix wrong DPLL2 in SRIF area register definitions for QCA953x

As usual... you should not trust QC/A datasheets!
They are so buggy and contain lot of copy&paste mistakes.

DPLL2 register in SRIF for QCA953x seems to be totally different
than in other QCA95xx WiSOCs. Happily, definitions in original code
from SDK seem to be correct, so we will use it instead.

Clock settings based on setting default and SRIF PLL was confirmed on scope.