ARC: HSDK: Fixup DW SDIO CIU frequency to 50000000Hz
authorEugeniy Paltsev <Eugeniy.Paltsev@synopsys.com>
Sat, 21 Oct 2017 12:35:12 +0000 (15:35 +0300)
committerAlexey Brodkin <abrodkin@synopsys.com>
Mon, 11 Dec 2017 08:36:22 +0000 (11:36 +0300)
commit4e782b594089cc3946314325faebad8c318565f4
tree528c31bde055e3541e4e913a10f7832886614d7e
parentfc86faf9d6f7bb3a73aaee5af4836544a8636fc4
ARC: HSDK: Fixup DW SDIO CIU frequency to 50000000Hz

DW SDIO controller has external CIU clock divider controlled via
register in the SDIO IP. Due to its unexpected default value
(we expected it to divide by 1 but in reality it divides by 8)
SDIO IP uses wrong CIU clock (it should be 100000000Hz but actual
is 12500000Hz) and works unstable (see STAR 9001204800).

So increase SDIO CIU frequency from actual 12500000Hz to 50000000Hz
by switching from the default divisor value (div-by-8) to the
minimum possible value of the divisor (div-by-2) in HSDK platform
code.

Signed-off-by: Eugeniy Paltsev <Eugeniy.Paltsev@synopsys.com>
Signed-off-by: Alexey Brodkin <abrodkin@synopsys.com>
board/synopsys/hsdk/hsdk.c