u32 gpr10;
};
+/* OCOTP Registers */
+struct ocotp_regs {
+ u32 reserved[0x198];
+ u32 gp1; /* 0x660 */
+};
+
/* GPR3 bitfields */
#define IOMUXC_GPR3_GPU_DBG_OFFSET 29
#define IOMUXC_GPR3_GPU_DBG_MASK (3<<IOMUXC_GPR3_GPU_DBG_OFFSET)
u32 usb2_misc_clr; /* 0x258 */
u32 usb2_misc_tog; /* 0x25c */
u32 digprog; /* 0x260 */
+ u32 reserved1[7];
+ u32 digprog_sololite; /* 0x280 */
};
#define ANATOP_PFD_480_PFD0_FRAC_SHIFT 0
u32 daisy[104]; /* 0x7b0..94c */
};
-struct src_regs {
- u32 scr; /* 0x00 */
- u32 sbmr1; /* 0x04 */
- u32 srsr; /* 0x08 */
- u32 reserved1; /* 0x0c */
- u32 reserved2; /* 0x10 */
- u32 sisr; /* 0x14 */
- u32 simr; /* 0x18 */
- u32 sbmr2; /* 0x1c */
- u32 gpr1; /* 0x20 */
- u32 gpr2; /* 0x24 */
- u32 gpr3; /* 0x28 */
- u32 gpr4; /* 0x2c */
- u32 gpr5; /* 0x30 */
- u32 gpr6; /* 0x34 */
- u32 gpr7; /* 0x38 */
- u32 gpr8; /* 0x3c */
- u32 gpr9; /* 0x40 */
- u32 gpr10; /* 0x44 */
+struct wdog_regs {
+ u16 wcr; /* Control */
+ u16 wsr; /* Service */
+ u16 wrsr; /* Reset Status */
+ u16 wicr; /* Interrupt Control */
+ u16 wmcr; /* Miscellaneous Control */
};
#endif /* __ASSEMBLER__*/