target/linux/ramips/files-4.9/drivers/net/ethernet/mtk/gsw_mt7621.c

   1 /*   This program is free software; you can redistribute it and/or modify
   2  *   it under the terms of the GNU General Public License as published by
   3  *   the Free Software Foundation; version 2 of the License
   4  *
   5  *   This program is distributed in the hope that it will be useful,
   6  *   but WITHOUT ANY WARRANTY; without even the implied warranty of
   7  *   MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
   8  *   GNU General Public License for more details.
   9  *
  10  *   Copyright (C) 2009-2015 John Crispin <blogic@openwrt.org>
  11  *   Copyright (C) 2009-2015 Felix Fietkau <nbd@nbd.name>
  12  *   Copyright (C) 2013-2015 Michael Lee <igvtee@gmail.com>
  13  */
  14
  15 #include <linux/module.h>
  16 #include <linux/kernel.h>
  17 #include <linux/types.h>
  18 #include <linux/platform_device.h>
  19 #include <linux/of_device.h>
  20 #include <linux/of_irq.h>
  21
  22 #include <ralink_regs.h>
  23
  24 #include "mtk_eth_soc.h"
  25 #include "gsw_mt7620.h"
  26
  27 void mtk_switch_w32(struct mt7620_gsw *gsw, u32 val, unsigned reg)
  28 {
  29         iowrite32(val, gsw->base + reg);
  30 }
  31
  32 u32 mtk_switch_r32(struct mt7620_gsw *gsw, unsigned reg)
  33 {
  34         return ioread32(gsw->base + reg);
  35 }
  36
  37 static irqreturn_t gsw_interrupt_mt7621(int irq, void *_priv)
  38 {
  39         struct fe_priv *priv = (struct fe_priv *)_priv;
  40         struct mt7620_gsw *gsw = (struct mt7620_gsw *)priv->soc->swpriv;
  41         u32 reg, i;
  42
  43         reg = mt7530_mdio_r32(gsw, 0x700c);
  44
  45         for (i = 0; i < 5; i++)
  46                 if (reg & BIT(i)) {
  47                         unsigned int link;
  48
  49                         link = mt7530_mdio_r32(gsw,
  50                                                0x3008 + (i * 0x100)) & 0x1;
  51
  52                         if (link != priv->link[i]) {
  53                                 priv->link[i] = link;
  54                                 if (link)
  55                                         netdev_info(priv->netdev,
  56                                                     "port %d link up\n", i);
  57                                 else
  58                                         netdev_info(priv->netdev,
  59                                                     "port %d link down\n", i);
  60                         }
  61                 }
  62
  63         mt7620_handle_carrier(priv);
  64         mt7530_mdio_w32(gsw, 0x700c, 0x1f);
  65
  66         return IRQ_HANDLED;
  67 }
  68
  69 static void mt7621_hw_init(struct mt7620_gsw *gsw, struct device_node *np)
  70 {
  71         u32 i;
  72         u32 val;
  73
  74         /* wardware reset the switch */
  75         fe_reset(RST_CTRL_MCM);
  76         mdelay(10);
  77
  78         /* reduce RGMII2 PAD driving strength */
  79         rt_sysc_m32(3 << 4, 0, SYSC_PAD_RGMII2_MDIO);
  80
  81         /* gpio mux - RGMII1=Normal mode */
  82         rt_sysc_m32(BIT(14), 0, SYSC_GPIO_MODE);
  83
  84         /* set GMAC1 RGMII mode */
  85         rt_sysc_m32(3 << 12, 0, SYSC_REG_CFG1);
  86
  87         /* enable MDIO to control MT7530 */
  88         rt_sysc_m32(3 << 12, 0, SYSC_GPIO_MODE);
  89
  90         /* turn off all PHYs */
  91         for (i = 0; i <= 4; i++) {
  92                 val = _mt7620_mii_read(gsw, i, 0x0);
  93                 val |= BIT(11);
  94                 _mt7620_mii_write(gsw, i, 0x0, val);
  95         }
  96
  97         /* reset the switch */
  98         mt7530_mdio_w32(gsw, 0x7000, 0x3);
  99         usleep_range(10, 20);
 100
 101         if ((rt_sysc_r32(SYSC_REG_CHIP_REV_ID) & 0xFFFF) == 0x0101) {
 102                 /* (GE1, Force 1000M/FD, FC ON, MAX_RX_LENGTH 1536) */
 103                 mtk_switch_w32(gsw, 0x2105e30b, 0x100);
 104                 mt7530_mdio_w32(gsw, 0x3600, 0x5e30b);
 105         } else {
 106                 /* (GE1, Force 1000M/FD, FC ON, MAX_RX_LENGTH 1536) */
 107                 mtk_switch_w32(gsw, 0x2105e33b, 0x100);
 108                 mt7530_mdio_w32(gsw, 0x3600, 0x5e33b);
 109         }
 110
 111         /* (GE2, Link down) */
 112         mtk_switch_w32(gsw, 0x8000, 0x200);
 113
 114         /* Enable Port 6, P5 as GMAC5, P5 disable */
 115         val = mt7530_mdio_r32(gsw, 0x7804);
 116         val &= ~BIT(8);
 117         val |= BIT(6) | BIT(13) | BIT(16);
 118         mt7530_mdio_w32(gsw, 0x7804, val);
 119
 120         val = rt_sysc_r32(0x10);
 121         val = (val >> 6) & 0x7;
 122         if (val >= 6) {
 123                 /* 25Mhz Xtal - do nothing */
 124         } else if (val >= 3) {
 125                 /* 40Mhz */
 126
 127                 /* disable MT7530 core clock */
 128                 _mt7620_mii_write(gsw, 0, 13, 0x1f);
 129                 _mt7620_mii_write(gsw, 0, 14, 0x410);
 130                 _mt7620_mii_write(gsw, 0, 13, 0x401f);
 131                 _mt7620_mii_write(gsw, 0, 14, 0x0);
 132
 133                 /* disable MT7530 PLL */
 134                 _mt7620_mii_write(gsw, 0, 13, 0x1f);
 135                 _mt7620_mii_write(gsw, 0, 14, 0x40d);
 136                 _mt7620_mii_write(gsw, 0, 13, 0x401f);
 137                 _mt7620_mii_write(gsw, 0, 14, 0x2020);
 138
 139                 /* for MT7530 core clock = 500Mhz */
 140                 _mt7620_mii_write(gsw, 0, 13, 0x1f);
 141                 _mt7620_mii_write(gsw, 0, 14, 0x40e);
 142                 _mt7620_mii_write(gsw, 0, 13, 0x401f);
 143                 _mt7620_mii_write(gsw, 0, 14, 0x119);
 144
 145                 /* enable MT7530 PLL */
 146                 _mt7620_mii_write(gsw, 0, 13, 0x1f);
 147                 _mt7620_mii_write(gsw, 0, 14, 0x40d);
 148                 _mt7620_mii_write(gsw, 0, 13, 0x401f);
 149                 _mt7620_mii_write(gsw, 0, 14, 0x2820);
 150
 151                 usleep_range(20, 40);
 152
 153                 /* enable MT7530 core clock */
 154                 _mt7620_mii_write(gsw, 0, 13, 0x1f);
 155                 _mt7620_mii_write(gsw, 0, 14, 0x410);
 156                 _mt7620_mii_write(gsw, 0, 13, 0x401f);
 157         } else {
 158                 /* 20Mhz Xtal - TODO */
 159         }
 160
 161         /* RGMII */
 162         _mt7620_mii_write(gsw, 0, 14, 0x1);
 163
 164         /* set MT7530 central align */
 165         val = mt7530_mdio_r32(gsw, 0x7830);
 166         val &= ~BIT(0);
 167         val |= BIT(1);
 168         mt7530_mdio_w32(gsw, 0x7830, val);
 169         val = mt7530_mdio_r32(gsw, 0x7a40);
 170         val &= ~BIT(30);
 171         mt7530_mdio_w32(gsw, 0x7a40, val);
 172         mt7530_mdio_w32(gsw, 0x7a78, 0x855);
 173
 174         /* delay setting for 10/1000M */
 175         mt7530_mdio_w32(gsw, 0x7b00, 0x102);
 176         mt7530_mdio_w32(gsw, 0x7b04, 0x14);
 177
 178         /* lower Tx Driving*/
 179         mt7530_mdio_w32(gsw, 0x7a54, 0x44);
 180         mt7530_mdio_w32(gsw, 0x7a5c, 0x44);
 181         mt7530_mdio_w32(gsw, 0x7a64, 0x44);
 182         mt7530_mdio_w32(gsw, 0x7a6c, 0x44);
 183         mt7530_mdio_w32(gsw, 0x7a74, 0x44);
 184         mt7530_mdio_w32(gsw, 0x7a7c, 0x44);
 185
 186         /* turn on all PHYs */
 187         for (i = 0; i <= 4; i++) {
 188                 val = _mt7620_mii_read(gsw, i, 0);
 189                 val &= ~BIT(11);
 190                 _mt7620_mii_write(gsw, i, 0, val);
 191         }
 192
 193         /* enable irq */
 194         val = mt7530_mdio_r32(gsw, 0x7808);
 195         val |= 3 << 16;
 196         mt7530_mdio_w32(gsw, 0x7808, val);
 197 }
 198
 199 static const struct of_device_id mediatek_gsw_match[] = {
 200         { .compatible = "mediatek,mt7621-gsw" },
 201         {},
 202 };
 203 MODULE_DEVICE_TABLE(of, mediatek_gsw_match);
 204
 205 int mtk_gsw_init(struct fe_priv *priv)
 206 {
 207         struct device_node *np = priv->switch_np;
 208         struct platform_device *pdev = of_find_device_by_node(np);
 209         struct mt7620_gsw *gsw;
 210
 211         if (!pdev)
 212                 return -ENODEV;
 213
 214         if (!of_device_is_compatible(np, mediatek_gsw_match->compatible))
 215                 return -EINVAL;
 216
 217         gsw = platform_get_drvdata(pdev);
 218         priv->soc->swpriv = gsw;
 219
 220         mt7621_hw_init(gsw, np);
 221
 222         if (gsw->irq) {
 223                 request_irq(gsw->irq, gsw_interrupt_mt7621, 0,
 224                             "gsw", priv);
 225                 mt7530_mdio_w32(gsw, 0x7008, 0x1f);
 226         }
 227
 228         return 0;
 229 }
 230
 231 static int mt7621_gsw_probe(struct platform_device *pdev)
 232 {
 233         struct resource *res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 234         const char *port4 = NULL;
 235         struct mt7620_gsw *gsw;
 236         struct device_node *np;
 237
 238         gsw = devm_kzalloc(&pdev->dev, sizeof(struct mt7620_gsw), GFP_KERNEL);
 239         if (!gsw)
 240                 return -ENOMEM;
 241
 242         gsw->base = devm_ioremap_resource(&pdev->dev, res);
 243         if (!gsw->base)
 244                 return -EADDRNOTAVAIL;
 245
 246         gsw->dev = &pdev->dev;
 247
 248         of_property_read_string(np, "mediatek,port4", &port4);
 249         if (port4 && !strcmp(port4, "ephy"))
 250                 gsw->port4 = PORT4_EPHY;
 251         else if (port4 && !strcmp(port4, "gmac"))
 252                 gsw->port4 = PORT4_EXT;
 253         else
 254                 gsw->port4 = PORT4_EPHY;
 255
 256         gsw->irq = platform_get_irq(pdev, 0);
 257
 258         platform_set_drvdata(pdev, gsw);
 259
 260         return 0;
 261 }
 262
 263 static int mt7621_gsw_remove(struct platform_device *pdev)
 264 {
 265         platform_set_drvdata(pdev, NULL);
 266
 267         return 0;
 268 }
 269
 270 static struct platform_driver gsw_driver = {
 271         .probe = mt7621_gsw_probe,
 272         .remove = mt7621_gsw_remove,
 273         .driver = {
 274                 .name = "mt7621-gsw",
 275                 .owner = THIS_MODULE,
 276                 .of_match_table = mediatek_gsw_match,
 277         },
 278 };
 279
 280 module_platform_driver(gsw_driver);
 281
 282 MODULE_LICENSE("GPL");
 283 MODULE_AUTHOR("John Crispin <blogic@openwrt.org>");
 284 MODULE_DESCRIPTION("GBit switch driver for Mediatek MT7621 SoC");
 285 MODULE_VERSION(MTK_FE_DRV_VERSION);