target/linux/atheros/patches-3.14/100-board.patch

   1 --- a/arch/mips/Kconfig
   2 +++ b/arch/mips/Kconfig
   3 @@ -144,6 +144,19 @@ config BCM63XX
   4         help
   5          Support for BCM63XX based boards
   6
   7 +config ATHEROS_AR231X
   8 +       bool "Atheros 231x/531x SoC support"
   9 +       select CEVT_R4K
  10 +       select CSRC_R4K
  11 +       select DMA_NONCOHERENT
  12 +       select IRQ_CPU
  13 +       select SYS_HAS_CPU_MIPS32_R1
  14 +       select SYS_SUPPORTS_BIG_ENDIAN
  15 +       select SYS_SUPPORTS_32BIT_KERNEL
  16 +       select ARCH_REQUIRE_GPIOLIB
  17 +       help
  18 +         Support for AR231x and AR531x based boards
  19 +
  20  config MIPS_COBALT
  21         bool "Cobalt Server"
  22         select CEVT_R4K
  23 @@ -795,6 +808,7 @@ config NLM_XLP_BOARD
  24
  25  endchoice
  26
  27 +source "arch/mips/ar231x/Kconfig"
  28  source "arch/mips/alchemy/Kconfig"
  29  source "arch/mips/ath79/Kconfig"
  30  source "arch/mips/bcm47xx/Kconfig"
  31 --- a/arch/mips/Kbuild.platforms
  32 +++ b/arch/mips/Kbuild.platforms
  33 @@ -6,6 +6,7 @@ platforms += ath79
  34  platforms += bcm47xx
  35  platforms += bcm63xx
  36  platforms += cavium-octeon
  37 +platforms += ar231x
  38  platforms += cobalt
  39  platforms += dec
  40  platforms += emma
  41 --- /dev/null
  42 +++ b/arch/mips/ar231x/Platform
  43 @@ -0,0 +1,6 @@
  44 +#
  45 +# Atheros AR531X/AR231X WiSoC
  46 +#
  47 +platform-$(CONFIG_ATHEROS_AR231X)          += ar231x/
  48 +cflags-$(CONFIG_ATHEROS_AR231X)        += -I$(srctree)/arch/mips/include/asm/mach-ar231x
  49 +load-$(CONFIG_ATHEROS_AR231X)          += 0xffffffff80041000
  50 --- /dev/null
  51 +++ b/arch/mips/ar231x/Kconfig
  52 @@ -0,0 +1,16 @@
  53 +config ATHEROS_AR5312
  54 +       bool "Atheros 5312/2312+ support"
  55 +       depends on ATHEROS_AR231X
  56 +       default y
  57 +
  58 +config ATHEROS_AR2315
  59 +       bool "Atheros 2315+ support"
  60 +       depends on ATHEROS_AR231X
  61 +       select DMA_NONCOHERENT
  62 +       select CEVT_R4K
  63 +       select CSRC_R4K
  64 +       select IRQ_CPU
  65 +       select SYS_HAS_CPU_MIPS32_R1
  66 +       select SYS_SUPPORTS_32BIT_KERNEL
  67 +       select SYS_SUPPORTS_BIG_ENDIAN
  68 +       default y
  69 --- /dev/null
  70 +++ b/arch/mips/ar231x/Makefile
  71 @@ -0,0 +1,13 @@
  72 +#
  73 +# This file is subject to the terms and conditions of the GNU General Public
  74 +# License.  See the file "COPYING" in the main directory of this archive
  75 +# for more details.
  76 +#
  77 +# Copyright (C) 2006 FON Technology, SL.
  78 +# Copyright (C) 2006 Imre Kaloz <kaloz@openwrt.org>
  79 +# Copyright (C) 2006-2009 Felix Fietkau <nbd@openwrt.org>
  80 +#
  81 +
  82 +obj-y += board.o prom.o devices.o
  83 +obj-$(CONFIG_ATHEROS_AR5312) += ar5312.o
  84 +obj-$(CONFIG_ATHEROS_AR2315) += ar2315.o
  85 --- /dev/null
  86 +++ b/arch/mips/ar231x/board.c
  87 @@ -0,0 +1,229 @@
  88 +/*
  89 + * This file is subject to the terms and conditions of the GNU General Public
  90 + * License.  See the file "COPYING" in the main directory of this archive
  91 + * for more details.
  92 + *
  93 + * Copyright (C) 2003 Atheros Communications, Inc.,  All Rights Reserved.
  94 + * Copyright (C) 2006 FON Technology, SL.
  95 + * Copyright (C) 2006 Imre Kaloz <kaloz@openwrt.org>
  96 + * Copyright (C) 2006-2009 Felix Fietkau <nbd@openwrt.org>
  97 + */
  98 +
  99 +#include <generated/autoconf.h>
 100 +#include <linux/init.h>
 101 +#include <linux/module.h>
 102 +#include <linux/types.h>
 103 +#include <linux/string.h>
 104 +#include <linux/platform_device.h>
 105 +#include <linux/kernel.h>
 106 +#include <linux/random.h>
 107 +#include <linux/etherdevice.h>
 108 +#include <linux/irq.h>
 109 +#include <linux/io.h>
 110 +#include <asm/irq_cpu.h>
 111 +#include <asm/reboot.h>
 112 +#include <asm/bootinfo.h>
 113 +#include <asm/time.h>
 114 +
 115 +#include <ar231x_platform.h>
 116 +#include "devices.h"
 117 +#include "ar5312.h"
 118 +#include "ar2315.h"
 119 +
 120 +void (*ar231x_irq_dispatch)(void);
 121 +
 122 +static inline bool check_radio_magic(u8 *addr)
 123 +{
 124 +       addr += 0x7a; /* offset for flash magic */
 125 +       return (addr[0] == 0x5a) && (addr[1] == 0xa5);
 126 +}
 127 +
 128 +static inline bool check_notempty(u8 *addr)
 129 +{
 130 +       return *(u32 *)addr != 0xffffffff;
 131 +}
 132 +
 133 +static inline bool check_board_data(u8 *flash_limit, u8 *addr, bool broken)
 134 +{
 135 +       /* config magic found */
 136 +       if (*((u32 *)addr) == AR231X_BD_MAGIC)
 137 +               return true;
 138 +
 139 +       if (!broken)
 140 +               return false;
 141 +
 142 +       if (check_radio_magic(addr + 0xf8))
 143 +               ar231x_board.radio = addr + 0xf8;
 144 +       if ((addr < flash_limit + 0x10000) &&
 145 +           check_radio_magic(addr + 0x10000))
 146 +               ar231x_board.radio = addr + 0x10000;
 147 +
 148 +       if (ar231x_board.radio) {
 149 +               /* broken board data detected, use radio data to find the
 150 +                * offset, user will fix this */
 151 +               return true;
 152 +       }
 153 +
 154 +       return false;
 155 +}
 156 +
 157 +static u8 * __init find_board_config(u8 *flash_limit, bool broken)
 158 +{
 159 +       u8 *addr;
 160 +       u8 *begin = flash_limit - 0x1000;
 161 +       u8 *end = flash_limit - 0x30000;
 162 +
 163 +       for (addr = begin; addr >= end; addr -= 0x1000)
 164 +               if (check_board_data(flash_limit, addr, broken))
 165 +                       return addr;
 166 +
 167 +       return NULL;
 168 +}
 169 +
 170 +static u8 * __init find_radio_config(u8 *flash_limit, u8 *bcfg)
 171 +{
 172 +       u8 *rcfg, *begin, *end;
 173 +
 174 +       /*
 175 +        * Now find the start of Radio Configuration data, using heuristics:
 176 +        * Search forward from Board Configuration data by 0x1000 bytes
 177 +        * at a time until we find non-0xffffffff.
 178 +        */
 179 +       begin = bcfg + 0x1000;
 180 +       end = flash_limit;
 181 +       for (rcfg = begin; rcfg < end; rcfg += 0x1000)
 182 +               if (check_notempty(rcfg) && check_radio_magic(rcfg))
 183 +                       return rcfg;
 184 +
 185 +       /* AR2316 relocates radio config to new location */
 186 +       begin = bcfg + 0xf8;
 187 +       end = flash_limit - 0x1000 + 0xf8;
 188 +       for (rcfg = begin; rcfg < end; rcfg += 0x1000)
 189 +               if (check_notempty(rcfg) && check_radio_magic(rcfg))
 190 +                       return rcfg;
 191 +
 192 +       pr_warn("WARNING: Could not find Radio Configuration data\n");
 193 +
 194 +       return NULL;
 195 +}
 196 +
 197 +int __init ar231x_find_config(u8 *flash_limit)
 198 +{
 199 +       struct ar231x_boarddata *config;
 200 +       unsigned int rcfg_size;
 201 +       int broken_boarddata = 0;
 202 +       u8 *bcfg, *rcfg;
 203 +       u8 *board_data;
 204 +       u8 *radio_data;
 205 +       u8 *mac_addr;
 206 +       u32 offset;
 207 +
 208 +       ar231x_board.config = NULL;
 209 +       ar231x_board.radio = NULL;
 210 +       /* Copy the board and radio data to RAM, because accessing the mapped
 211 +        * memory of the flash directly after booting is not safe */
 212 +
 213 +       /* Try to find valid board and radio data */
 214 +       bcfg = find_board_config(flash_limit, false);
 215 +
 216 +       /* If that fails, try to at least find valid radio data */
 217 +       if (!bcfg) {
 218 +               bcfg = find_board_config(flash_limit, true);
 219 +               broken_boarddata = 1;
 220 +       }
 221 +
 222 +       if (!bcfg) {
 223 +               pr_warn("WARNING: No board configuration data found!\n");
 224 +               return -ENODEV;
 225 +       }
 226 +
 227 +       board_data = kzalloc(BOARD_CONFIG_BUFSZ, GFP_KERNEL);
 228 +       ar231x_board.config = (struct ar231x_boarddata *)board_data;
 229 +       memcpy(board_data, bcfg, 0x100);
 230 +       if (broken_boarddata) {
 231 +               pr_warn("WARNING: broken board data detected\n");
 232 +               config = ar231x_board.config;
 233 +               if (is_zero_ether_addr(config->enet0_mac)) {
 234 +                       pr_info("Fixing up empty mac addresses\n");
 235 +                       config->reset_config_gpio = 0xffff;
 236 +                       config->sys_led_gpio = 0xffff;
 237 +                       random_ether_addr(config->wlan0_mac);
 238 +                       config->wlan0_mac[0] &= ~0x06;
 239 +                       random_ether_addr(config->enet0_mac);
 240 +                       random_ether_addr(config->enet1_mac);
 241 +               }
 242 +       }
 243 +
 244 +       /* Radio config starts 0x100 bytes after board config, regardless
 245 +        * of what the physical layout on the flash chip looks like */
 246 +
 247 +       if (ar231x_board.radio)
 248 +               rcfg = (u8 *)ar231x_board.radio;
 249 +       else
 250 +               rcfg = find_radio_config(flash_limit, bcfg);
 251 +
 252 +       if (!rcfg)
 253 +               return -ENODEV;
 254 +
 255 +       radio_data = board_data + 0x100 + ((rcfg - bcfg) & 0xfff);
 256 +       ar231x_board.radio = radio_data;
 257 +       offset = radio_data - board_data;
 258 +       pr_info("Radio config found at offset 0x%x (0x%x)\n", rcfg - bcfg,
 259 +               offset);
 260 +       rcfg_size = BOARD_CONFIG_BUFSZ - offset;
 261 +       memcpy(radio_data, rcfg, rcfg_size);
 262 +
 263 +       mac_addr = &radio_data[0x1d * 2];
 264 +       if (is_broadcast_ether_addr(mac_addr)) {
 265 +               pr_info("Radio MAC is blank; using board-data\n");
 266 +               ether_addr_copy(mac_addr, ar231x_board.config->wlan0_mac);
 267 +       }
 268 +
 269 +       return 0;
 270 +}
 271 +
 272 +static void ar231x_halt(void)
 273 +{
 274 +       local_irq_disable();
 275 +       while (1)
 276 +               ;
 277 +}
 278 +
 279 +void __init plat_mem_setup(void)
 280 +{
 281 +       _machine_halt = ar231x_halt;
 282 +       pm_power_off = ar231x_halt;
 283 +
 284 +       ar5312_plat_setup();
 285 +       ar2315_plat_setup();
 286 +
 287 +       /* Disable data watchpoints */
 288 +       write_c0_watchlo0(0);
 289 +}
 290 +
 291 +asmlinkage void plat_irq_dispatch(void)
 292 +{
 293 +       ar231x_irq_dispatch();
 294 +}
 295 +
 296 +void __init plat_time_init(void)
 297 +{
 298 +       ar5312_time_init();
 299 +       ar2315_time_init();
 300 +}
 301 +
 302 +unsigned int __cpuinit get_c0_compare_int(void)
 303 +{
 304 +       return CP0_LEGACY_COMPARE_IRQ;
 305 +}
 306 +
 307 +void __init arch_init_irq(void)
 308 +{
 309 +       clear_c0_status(ST0_IM);
 310 +       mips_cpu_irq_init();
 311 +
 312 +       /* Initialize interrupt controllers */
 313 +       ar5312_irq_init();
 314 +       ar2315_irq_init();
 315 +}
 316 +
 317 --- /dev/null
 318 +++ b/arch/mips/ar231x/prom.c
 319 @@ -0,0 +1,37 @@
 320 +/*
 321 + * This file is subject to the terms and conditions of the GNU General Public
 322 + * License.  See the file "COPYING" in the main directory of this archive
 323 + * for more details.
 324 + *
 325 + * Copyright MontaVista Software Inc
 326 + * Copyright (C) 2003 Atheros Communications, Inc.,  All Rights Reserved.
 327 + * Copyright (C) 2006 FON Technology, SL.
 328 + * Copyright (C) 2006 Imre Kaloz <kaloz@openwrt.org>
 329 + * Copyright (C) 2006 Felix Fietkau <nbd@openwrt.org>
 330 + */
 331 +
 332 +/*
 333 + * Prom setup file for ar231x
 334 + */
 335 +
 336 +#include <linux/init.h>
 337 +#include <generated/autoconf.h>
 338 +#include <linux/kernel.h>
 339 +#include <linux/string.h>
 340 +#include <linux/mm.h>
 341 +#include <linux/bootmem.h>
 342 +
 343 +#include <asm/bootinfo.h>
 344 +#include <asm/addrspace.h>
 345 +#include "ar5312.h"
 346 +#include "ar2315.h"
 347 +
 348 +void __init prom_init(void)
 349 +{
 350 +       ar5312_prom_init();
 351 +       ar2315_prom_init();
 352 +}
 353 +
 354 +void __init prom_free_prom_memory(void)
 355 +{
 356 +}
 357 --- /dev/null
 358 +++ b/arch/mips/include/asm/mach-ar231x/ar231x_platform.h
 359 @@ -0,0 +1,85 @@
 360 +#ifndef __ASM_MACH_AR231X_PLATFORM_H
 361 +#define __ASM_MACH_AR231X_PLATFORM_H
 362 +
 363 +#include <linux/etherdevice.h>
 364 +
 365 +/*
 366 + * This is board-specific data that is stored in a "fixed" location in flash.
 367 + * It is shared across operating systems, so it should not be changed lightly.
 368 + * The main reason we need it is in order to extract the ethernet MAC
 369 + * address(es).
 370 + */
 371 +struct ar231x_boarddata {
 372 +       u32 magic;                   /* board data is valid */
 373 +#define AR231X_BD_MAGIC 0x35333131   /* "5311", for all 531x/231x platforms */
 374 +       u16 cksum;                   /* checksum (starting with BD_REV 2) */
 375 +       u16 rev;                     /* revision of this struct */
 376 +#define BD_REV 4
 377 +       char board_name[64];         /* Name of board */
 378 +       u16 major;                   /* Board major number */
 379 +       u16 minor;                   /* Board minor number */
 380 +       u32 flags;                   /* Board configuration */
 381 +#define BD_ENET0        0x00000001   /* ENET0 is stuffed */
 382 +#define BD_ENET1        0x00000002   /* ENET1 is stuffed */
 383 +#define BD_UART1        0x00000004   /* UART1 is stuffed */
 384 +#define BD_UART0        0x00000008   /* UART0 is stuffed (dma) */
 385 +#define BD_RSTFACTORY   0x00000010   /* Reset factory defaults stuffed */
 386 +#define BD_SYSLED       0x00000020   /* System LED stuffed */
 387 +#define BD_EXTUARTCLK   0x00000040   /* External UART clock */
 388 +#define BD_CPUFREQ      0x00000080   /* cpu freq is valid in nvram */
 389 +#define BD_SYSFREQ      0x00000100   /* sys freq is set in nvram */
 390 +#define BD_WLAN0        0x00000200   /* Enable WLAN0 */
 391 +#define BD_MEMCAP       0x00000400   /* CAP SDRAM @ mem_cap for testing */
 392 +#define BD_DISWATCHDOG  0x00000800   /* disable system watchdog */
 393 +#define BD_WLAN1        0x00001000   /* Enable WLAN1 (ar5212) */
 394 +#define BD_ISCASPER     0x00002000   /* FLAG for AR2312 */
 395 +#define BD_WLAN0_2G_EN  0x00004000   /* FLAG for radio0_2G */
 396 +#define BD_WLAN0_5G_EN  0x00008000   /* FLAG for radio0_2G */
 397 +#define BD_WLAN1_2G_EN  0x00020000   /* FLAG for radio0_2G */
 398 +#define BD_WLAN1_5G_EN  0x00040000   /* FLAG for radio0_2G */
 399 +       u16 reset_config_gpio;       /* Reset factory GPIO pin */
 400 +       u16 sys_led_gpio;            /* System LED GPIO pin */
 401 +
 402 +       u32 cpu_freq;                /* CPU core frequency in Hz */
 403 +       u32 sys_freq;                /* System frequency in Hz */
 404 +       u32 cnt_freq;                /* Calculated C0_COUNT frequency */
 405 +
 406 +       u8  wlan0_mac[ETH_ALEN];
 407 +       u8  enet0_mac[ETH_ALEN];
 408 +       u8  enet1_mac[ETH_ALEN];
 409 +
 410 +       u16 pci_id;                  /* Pseudo PCIID for common code */
 411 +       u16 mem_cap;                 /* cap bank1 in MB */
 412 +
 413 +       /* version 3 */
 414 +       u8  wlan1_mac[ETH_ALEN];     /* (ar5212) */
 415 +};
 416 +
 417 +#define BOARD_CONFIG_BUFSZ             0x1000
 418 +
 419 +/*
 420 + * Platform device information for the Wireless MAC
 421 + */
 422 +struct ar231x_board_config {
 423 +       u16 devid;
 424 +
 425 +       /* board config data */
 426 +       struct ar231x_boarddata *config;
 427 +
 428 +       /* radio calibration data */
 429 +       const char *radio;
 430 +};
 431 +
 432 +/*
 433 + * Platform device information for the Ethernet MAC
 434 + */
 435 +struct ar231x_eth {
 436 +       void (*reset_set)(u32);
 437 +       void (*reset_clear)(u32);
 438 +       u32 reset_mac;
 439 +       u32 reset_phy;
 440 +       struct ar231x_board_config *config;
 441 +       char *macaddr;
 442 +};
 443 +
 444 +#endif /* __ASM_MACH_AR231X_PLATFORM_H */
 445 --- /dev/null
 446 +++ b/arch/mips/include/asm/mach-ar231x/cpu-feature-overrides.h
 447 @@ -0,0 +1,84 @@
 448 +/*
 449 + *  Atheros AR231x/AR531x SoC specific CPU feature overrides
 450 + *
 451 + *  Copyright (C) 2008 Gabor Juhos <juhosg@openwrt.org>
 452 + *
 453 + *  This file was derived from: include/asm-mips/cpu-features.h
 454 + *     Copyright (C) 2003, 2004 Ralf Baechle
 455 + *     Copyright (C) 2004 Maciej W. Rozycki
 456 + *
 457 + *  This program is free software; you can redistribute it and/or modify it
 458 + *  under the terms of the GNU General Public License version 2 as published
 459 + *  by the Free Software Foundation.
 460 + *
 461 + */
 462 +#ifndef __ASM_MACH_AR231X_CPU_FEATURE_OVERRIDES_H
 463 +#define __ASM_MACH_AR231X_CPU_FEATURE_OVERRIDES_H
 464 +
 465 +/*
 466 + * The Atheros AR531x/AR231x SoCs have MIPS 4Kc/4KEc core.
 467 + */
 468 +#define cpu_has_tlb                    1
 469 +#define cpu_has_4kex                   1
 470 +#define cpu_has_3k_cache               0
 471 +#define cpu_has_4k_cache               1
 472 +#define cpu_has_tx39_cache             0
 473 +#define cpu_has_sb1_cache              0
 474 +#define cpu_has_fpu                    0
 475 +#define cpu_has_32fpr                  0
 476 +#define cpu_has_counter                        1
 477 +/* #define cpu_has_watch               ? */
 478 +/* #define cpu_has_divec               ? */
 479 +/* #define cpu_has_vce                 ? */
 480 +/* #define cpu_has_cache_cdex_p                ? */
 481 +/* #define cpu_has_cache_cdex_s                ? */
 482 +/* #define cpu_has_prefetch            ? */
 483 +/* #define cpu_has_mcheck              ? */
 484 +#define cpu_has_ejtag                  1
 485 +
 486 +#if !defined(CONFIG_ATHEROS_AR5312)
 487 +#  define cpu_has_llsc                 1
 488 +#else
 489 +/*
 490 + * The MIPS 4Kc V0.9 core in the AR5312/AR2312 have problems with the
 491 + * ll/sc instructions.
 492 + */
 493 +#  define cpu_has_llsc                 0
 494 +#endif
 495 +
 496 +#define cpu_has_mips16                 0
 497 +#define cpu_has_mdmx                   0
 498 +#define cpu_has_mips3d                 0
 499 +#define cpu_has_smartmips              0
 500 +
 501 +/* #define cpu_has_vtag_icache         ? */
 502 +/* #define cpu_has_dc_aliases          ? */
 503 +/* #define cpu_has_ic_fills_f_dc       ? */
 504 +/* #define cpu_has_pindexed_dcache     ? */
 505 +
 506 +/* #define cpu_icache_snoops_remote_store      ? */
 507 +
 508 +#define cpu_has_mips32r1               1
 509 +
 510 +#if !defined(CONFIG_ATHEROS_AR5312)
 511 +#  define cpu_has_mips32r2             1
 512 +#endif
 513 +
 514 +#define cpu_has_mips64r1               0
 515 +#define cpu_has_mips64r2               0
 516 +
 517 +#define cpu_has_dsp                    0
 518 +#define cpu_has_mipsmt                 0
 519 +
 520 +/* #define cpu_has_nofpuex             ? */
 521 +#define cpu_has_64bits                 0
 522 +#define cpu_has_64bit_zero_reg         0
 523 +#define cpu_has_64bit_gp_regs          0
 524 +#define cpu_has_64bit_addresses                0
 525 +
 526 +/* #define cpu_has_inclusive_pcaches   ? */
 527 +
 528 +/* #define cpu_dcache_line_size()      ? */
 529 +/* #define cpu_icache_line_size()      ? */
 530 +
 531 +#endif /* __ASM_MACH_AR231X_CPU_FEATURE_OVERRIDES_H */
 532 --- /dev/null
 533 +++ b/arch/mips/include/asm/mach-ar231x/dma-coherence.h
 534 @@ -0,0 +1,77 @@
 535 +/*
 536 + * This file is subject to the terms and conditions of the GNU General Public
 537 + * License.  See the file "COPYING" in the main directory of this archive
 538 + * for more details.
 539 + *
 540 + * Copyright (C) 2006  Ralf Baechle <ralf@linux-mips.org>
 541 + * Copyright (C) 2007  Felix Fietkau <nbd@openwrt.org>
 542 + *
 543 + */
 544 +#ifndef __ASM_MACH_AR231X_DMA_COHERENCE_H
 545 +#define __ASM_MACH_AR231X_DMA_COHERENCE_H
 546 +
 547 +#define PCI_DMA_OFFSET 0x20000000
 548 +
 549 +#include <linux/device.h>
 550 +
 551 +static inline dma_addr_t ar231x_dev_offset(struct device *dev)
 552 +{
 553 +#ifdef CONFIG_PCI
 554 +       extern struct bus_type pci_bus_type;
 555 +
 556 +       if (dev && dev->bus == &pci_bus_type)
 557 +               return PCI_DMA_OFFSET;
 558 +#endif
 559 +       return 0;
 560 +}
 561 +
 562 +static inline dma_addr_t
 563 +plat_map_dma_mem(struct device *dev, void *addr, size_t size)
 564 +{
 565 +       return virt_to_phys(addr) + ar231x_dev_offset(dev);
 566 +}
 567 +
 568 +static inline dma_addr_t
 569 +plat_map_dma_mem_page(struct device *dev, struct page *page)
 570 +{
 571 +       return page_to_phys(page) + ar231x_dev_offset(dev);
 572 +}
 573 +
 574 +static inline unsigned long
 575 +plat_dma_addr_to_phys(struct device *dev, dma_addr_t dma_addr)
 576 +{
 577 +       return dma_addr - ar231x_dev_offset(dev);
 578 +}
 579 +
 580 +static inline void
 581 +plat_unmap_dma_mem(struct device *dev, dma_addr_t dma_addr, size_t size,
 582 +                  enum dma_data_direction direction)
 583 +{
 584 +}
 585 +
 586 +static inline int plat_dma_supported(struct device *dev, u64 mask)
 587 +{
 588 +       return 1;
 589 +}
 590 +
 591 +static inline void plat_extra_sync_for_device(struct device *dev)
 592 +{
 593 +}
 594 +
 595 +static inline int plat_dma_mapping_error(struct device *dev,
 596 +                                        dma_addr_t dma_addr)
 597 +{
 598 +       return 0;
 599 +}
 600 +
 601 +static inline int plat_device_is_coherent(struct device *dev)
 602 +{
 603 +#ifdef CONFIG_DMA_COHERENT
 604 +       return 1;
 605 +#endif
 606 +#ifdef CONFIG_DMA_NONCOHERENT
 607 +       return 0;
 608 +#endif
 609 +}
 610 +
 611 +#endif /* __ASM_MACH_AR231X_DMA_COHERENCE_H */
 612 --- /dev/null
 613 +++ b/arch/mips/include/asm/mach-ar231x/gpio.h
 614 @@ -0,0 +1,30 @@
 615 +#ifndef __ASM_MACH_AR231X_GPIO_H
 616 +#define __ASM_MACH_AR231X_GPIO_H
 617 +
 618 +#include <ar231x.h>
 619 +
 620 +#define gpio_get_value __gpio_get_value
 621 +#define gpio_set_value __gpio_set_value
 622 +#define gpio_cansleep __gpio_cansleep
 623 +
 624 +/*
 625 + * Wrappers for the generic GPIO layer
 626 + */
 627 +
 628 +/* not sure if these are used? */
 629 +
 630 +/* Returns IRQ to attach for gpio.  Unchecked function */
 631 +static inline int gpio_to_irq(unsigned gpio)
 632 +{
 633 +       return AR231X_GPIO_IRQ(gpio);
 634 +}
 635 +
 636 +/* Returns gpio for IRQ attached.  Unchecked function */
 637 +static inline int irq_to_gpio(unsigned irq)
 638 +{
 639 +       return irq - AR231X_GPIO_IRQ(0);
 640 +}
 641 +
 642 +#include <asm-generic/gpio.h> /* cansleep wrappers */
 643 +
 644 +#endif /* __ASM_MACH_AR231X_GPIO_H */
 645 --- /dev/null
 646 +++ b/arch/mips/include/asm/mach-ar231x/reset.h
 647 @@ -0,0 +1,6 @@
 648 +#ifndef __ASM_MACH_AR231X_RESET_H
 649 +#define __ASM_MACH_AR231X_RESET_H
 650 +
 651 +void ar231x_disable_reset_button(void);
 652 +
 653 +#endif /* __ASM_MACH_AR231X_RESET_H */
 654 --- /dev/null
 655 +++ b/arch/mips/include/asm/mach-ar231x/war.h
 656 @@ -0,0 +1,25 @@
 657 +/*
 658 + * This file is subject to the terms and conditions of the GNU General Public
 659 + * License.  See the file "COPYING" in the main directory of this archive
 660 + * for more details.
 661 + *
 662 + * Copyright (C) 2008 Felix Fietkau <nbd@openwrt.org>
 663 + */
 664 +#ifndef __ASM_MACH_AR231X_WAR_H
 665 +#define __ASM_MACH_AR231X_WAR_H
 666 +
 667 +#define R4600_V1_INDEX_ICACHEOP_WAR    0
 668 +#define R4600_V1_HIT_CACHEOP_WAR       0
 669 +#define R4600_V2_HIT_CACHEOP_WAR       0
 670 +#define R5432_CP0_INTERRUPT_WAR                0
 671 +#define BCM1250_M3_WAR                 0
 672 +#define SIBYTE_1956_WAR                        0
 673 +#define MIPS4K_ICACHE_REFILL_WAR       0
 674 +#define MIPS_CACHE_SYNC_WAR            0
 675 +#define TX49XX_ICACHE_INDEX_INV_WAR    0
 676 +#define RM9000_CDEX_SMP_WAR            0
 677 +#define ICACHE_REFILLS_WORKAROUND_WAR  0
 678 +#define R10000_LLSC_WAR                        0
 679 +#define MIPS34K_MISSED_ITLB_WAR                0
 680 +
 681 +#endif /* __ASM_MACH_AR231X_WAR_H */
 682 --- /dev/null
 683 +++ b/arch/mips/include/asm/mach-ar231x/ar2315_regs.h
 684 @@ -0,0 +1,614 @@
 685 +/*
 686 + * Register definitions for AR2315+
 687 + *
 688 + * This file is subject to the terms and conditions of the GNU General Public
 689 + * License.  See the file "COPYING" in the main directory of this archive
 690 + * for more details.
 691 + *
 692 + * Copyright (C) 2003 Atheros Communications, Inc.,  All Rights Reserved.
 693 + * Copyright (C) 2006 FON Technology, SL.
 694 + * Copyright (C) 2006 Imre Kaloz <kaloz@openwrt.org>
 695 + * Copyright (C) 2006-2008 Felix Fietkau <nbd@openwrt.org>
 696 + */
 697 +
 698 +#ifndef __ASM_MACH_AR231X_AR2315_REGS_H
 699 +#define __ASM_MACH_AR231X_AR2315_REGS_H
 700 +
 701 +/*
 702 + * IRQs
 703 + */
 704 +#define AR2315_IRQ_MISC_INTRS   (MIPS_CPU_IRQ_BASE+2) /* C0_CAUSE: 0x0400 */
 705 +#define AR2315_IRQ_WLAN0_INTRS  (MIPS_CPU_IRQ_BASE+3) /* C0_CAUSE: 0x0800 */
 706 +#define AR2315_IRQ_ENET0_INTRS  (MIPS_CPU_IRQ_BASE+4) /* C0_CAUSE: 0x1000 */
 707 +#define AR2315_IRQ_LCBUS_PCI    (MIPS_CPU_IRQ_BASE+5) /* C0_CAUSE: 0x2000 */
 708 +#define AR2315_IRQ_WLAN0_POLL   (MIPS_CPU_IRQ_BASE+6) /* C0_CAUSE: 0x4000 */
 709 +
 710 +/*
 711 + * Miscellaneous interrupts, which share IP2.
 712 + */
 713 +#define AR2315_MISC_IRQ_NONE           (AR231X_MISC_IRQ_BASE+0)
 714 +#define AR2315_MISC_IRQ_UART0          (AR231X_MISC_IRQ_BASE+1)
 715 +#define AR2315_MISC_IRQ_I2C_RSVD       (AR231X_MISC_IRQ_BASE+2)
 716 +#define AR2315_MISC_IRQ_SPI            (AR231X_MISC_IRQ_BASE+3)
 717 +#define AR2315_MISC_IRQ_AHB            (AR231X_MISC_IRQ_BASE+4)
 718 +#define AR2315_MISC_IRQ_APB            (AR231X_MISC_IRQ_BASE+5)
 719 +#define AR2315_MISC_IRQ_TIMER          (AR231X_MISC_IRQ_BASE+6)
 720 +#define AR2315_MISC_IRQ_GPIO           (AR231X_MISC_IRQ_BASE+7)
 721 +#define AR2315_MISC_IRQ_WATCHDOG       (AR231X_MISC_IRQ_BASE+8)
 722 +#define AR2315_MISC_IRQ_IR_RSVD                (AR231X_MISC_IRQ_BASE+9)
 723 +#define AR2315_MISC_IRQ_COUNT          10
 724 +
 725 +/*
 726 + * Address map
 727 + */
 728 +#define AR2315_SPI_READ         0x08000000      /* SPI FLASH */
 729 +#define AR2315_WLAN0            0x10000000      /* Wireless MMR */
 730 +#define AR2315_PCI              0x10100000      /* PCI MMR */
 731 +#define AR2315_SDRAMCTL         0x10300000      /* SDRAM MMR */
 732 +#define AR2315_LOCAL            0x10400000      /* LOCAL BUS MMR */
 733 +#define AR2315_ENET0            0x10500000      /* ETHERNET MMR */
 734 +#define AR2315_DSLBASE          0x11000000      /* RESET CONTROL MMR */
 735 +#define AR2315_UART0            0x11100000      /* UART MMR */
 736 +#define AR2315_SPI_MMR          0x11300000      /* SPI FLASH MMR */
 737 +#define AR2315_PCIEXT           0x80000000      /* pci external */
 738 +
 739 +/* MII registers offset inside Ethernet MMR region */
 740 +#define AR2315_ENET0_MII       (AR2315_ENET0 + 0x14)
 741 +
 742 +/*
 743 + * Cold reset register
 744 + */
 745 +#define AR2315_COLD_RESET       (AR2315_DSLBASE + 0x0000)
 746 +
 747 +#define AR2315_RESET_COLD_AHB              0x00000001
 748 +#define AR2315_RESET_COLD_APB              0x00000002
 749 +#define AR2315_RESET_COLD_CPU              0x00000004
 750 +#define AR2315_RESET_COLD_CPUWARM          0x00000008
 751 +#define AR2315_RESET_SYSTEM    \
 752 +       (RESET_COLD_CPU |\
 753 +        RESET_COLD_APB |\
 754 +        RESET_COLD_AHB)                                   /* full system */
 755 +#define AR2317_RESET_SYSTEM                0x00000010
 756 +
 757 +/*
 758 + * Reset register
 759 + */
 760 +#define AR2315_RESET            (AR2315_DSLBASE + 0x0004)
 761 +
 762 +/* warm reset WLAN0 MAC */
 763 +#define AR2315_RESET_WARM_WLAN0_MAC        0x00000001
 764 +/* warm reset WLAN0 BaseBand */
 765 +#define AR2315_RESET_WARM_WLAN0_BB         0x00000002
 766 +/* warm reset MPEG-TS */
 767 +#define AR2315_RESET_MPEGTS_RSVD           0x00000004
 768 +/* warm reset PCI ahb/dma */
 769 +#define AR2315_RESET_PCIDMA                0x00000008
 770 +/* warm reset memory controller */
 771 +#define AR2315_RESET_MEMCTL                0x00000010
 772 +/* warm reset local bus */
 773 +#define AR2315_RESET_LOCAL                 0x00000020
 774 +/* warm reset I2C bus */
 775 +#define AR2315_RESET_I2C_RSVD              0x00000040
 776 +/* warm reset SPI interface */
 777 +#define AR2315_RESET_SPI                   0x00000080
 778 +/* warm reset UART0 */
 779 +#define AR2315_RESET_UART0                 0x00000100
 780 +/* warm reset IR interface */
 781 +#define AR2315_RESET_IR_RSVD               0x00000200
 782 +/* cold reset ENET0 phy */
 783 +#define AR2315_RESET_EPHY0                 0x00000400
 784 +/* cold reset ENET0 mac */
 785 +#define AR2315_RESET_ENET0                 0x00000800
 786 +
 787 +/*
 788 + * AHB master arbitration control
 789 + */
 790 +#define AR2315_AHB_ARB_CTL      (AR2315_DSLBASE + 0x0008)
 791 +
 792 +/* CPU, default */
 793 +#define AR2315_ARB_CPU                     0x00000001
 794 +/* WLAN */
 795 +#define AR2315_ARB_WLAN                    0x00000002
 796 +/* MPEG-TS */
 797 +#define AR2315_ARB_MPEGTS_RSVD             0x00000004
 798 +/* LOCAL */
 799 +#define AR2315_ARB_LOCAL                   0x00000008
 800 +/* PCI */
 801 +#define AR2315_ARB_PCI                     0x00000010
 802 +/* Ethernet */
 803 +#define AR2315_ARB_ETHERNET                0x00000020
 804 +/* retry policy, debug only */
 805 +#define AR2315_ARB_RETRY                   0x00000100
 806 +
 807 +/*
 808 + * Config Register
 809 + */
 810 +#define AR2315_ENDIAN_CTL       (AR2315_DSLBASE + 0x000c)
 811 +
 812 +/* EC - AHB bridge endianess */
 813 +#define AR2315_CONFIG_AHB                  0x00000001
 814 +/* WLAN byteswap */
 815 +#define AR2315_CONFIG_WLAN                 0x00000002
 816 +/* MPEG-TS byteswap */
 817 +#define AR2315_CONFIG_MPEGTS_RSVD          0x00000004
 818 +/* PCI byteswap */
 819 +#define AR2315_CONFIG_PCI                  0x00000008
 820 +/* Memory controller endianess */
 821 +#define AR2315_CONFIG_MEMCTL               0x00000010
 822 +/* Local bus byteswap */
 823 +#define AR2315_CONFIG_LOCAL                0x00000020
 824 +/* Ethernet byteswap */
 825 +#define AR2315_CONFIG_ETHERNET             0x00000040
 826 +
 827 +/* CPU write buffer merge */
 828 +#define AR2315_CONFIG_MERGE                0x00000200
 829 +/* CPU big endian */
 830 +#define AR2315_CONFIG_CPU                  0x00000400
 831 +#define AR2315_CONFIG_PCIAHB               0x00000800
 832 +#define AR2315_CONFIG_PCIAHB_BRIDGE        0x00001000
 833 +/* SPI byteswap */
 834 +#define AR2315_CONFIG_SPI                  0x00008000
 835 +#define AR2315_CONFIG_CPU_DRAM             0x00010000
 836 +#define AR2315_CONFIG_CPU_PCI              0x00020000
 837 +#define AR2315_CONFIG_CPU_MMR              0x00040000
 838 +#define AR2315_CONFIG_BIG                  0x00000400
 839 +
 840 +/*
 841 + * NMI control
 842 + */
 843 +#define AR2315_NMI_CTL          (AR2315_DSLBASE + 0x0010)
 844 +
 845 +#define AR2315_NMI_EN  1
 846 +
 847 +/*
 848 + * Revision Register - Initial value is 0x3010 (WMAC 3.0, AR231X 1.0).
 849 + */
 850 +#define AR2315_SREV             (AR2315_DSLBASE + 0x0014)
 851 +
 852 +#define AR2315_REV_MAJ                     0x00f0
 853 +#define AR2315_REV_MAJ_S                   4
 854 +#define AR2315_REV_MIN                     0x000f
 855 +#define AR2315_REV_MIN_S                   0
 856 +#define AR2315_REV_CHIP                    (AR2315_REV_MAJ|AR2315_REV_MIN)
 857 +
 858 +/*
 859 + * Interface Enable
 860 + */
 861 +#define AR2315_IF_CTL           (AR2315_DSLBASE + 0x0018)
 862 +
 863 +#define AR2315_IF_MASK                     0x00000007
 864 +#define AR2315_IF_DISABLED                 0
 865 +#define AR2315_IF_PCI                      1
 866 +#define AR2315_IF_TS_LOCAL                 2
 867 +/* only for emulation with separate pins */
 868 +#define AR2315_IF_ALL                      3
 869 +#define AR2315_IF_LOCAL_HOST               0x00000008
 870 +#define AR2315_IF_PCI_HOST                 0x00000010
 871 +#define AR2315_IF_PCI_INTR                 0x00000020
 872 +#define AR2315_IF_PCI_CLK_MASK             0x00030000
 873 +#define AR2315_IF_PCI_CLK_INPUT            0
 874 +#define AR2315_IF_PCI_CLK_OUTPUT_LOW       1
 875 +#define AR2315_IF_PCI_CLK_OUTPUT_CLK       2
 876 +#define AR2315_IF_PCI_CLK_OUTPUT_HIGH      3
 877 +#define AR2315_IF_PCI_CLK_SHIFT            16
 878 +
 879 +/*
 880 + * APB Interrupt control
 881 + */
 882 +
 883 +#define AR2315_ISR              (AR2315_DSLBASE + 0x0020)
 884 +#define AR2315_IMR              (AR2315_DSLBASE + 0x0024)
 885 +#define AR2315_GISR             (AR2315_DSLBASE + 0x0028)
 886 +
 887 +#define AR2315_ISR_UART0       0x0001           /* high speed UART */
 888 +#define AR2315_ISR_I2C_RSVD    0x0002           /* I2C bus */
 889 +#define AR2315_ISR_SPI         0x0004           /* SPI bus */
 890 +#define AR2315_ISR_AHB         0x0008           /* AHB error */
 891 +#define AR2315_ISR_APB         0x0010           /* APB error */
 892 +#define AR2315_ISR_TIMER       0x0020           /* timer */
 893 +#define AR2315_ISR_GPIO                0x0040           /* GPIO */
 894 +#define AR2315_ISR_WD          0x0080           /* watchdog */
 895 +#define AR2315_ISR_IR_RSVD     0x0100           /* IR */
 896 +
 897 +#define AR2315_GISR_MISC       0x0001
 898 +#define AR2315_GISR_WLAN0      0x0002
 899 +#define AR2315_GISR_MPEGTS_RSVD        0x0004
 900 +#define AR2315_GISR_LOCALPCI   0x0008
 901 +#define AR2315_GISR_WMACPOLL   0x0010
 902 +#define AR2315_GISR_TIMER      0x0020
 903 +#define AR2315_GISR_ETHERNET   0x0040
 904 +
 905 +/*
 906 + * Interrupt routing from IO to the processor IP bits
 907 + * Define our inter mask and level
 908 + */
 909 +#define AR2315_INTR_MISCIO      SR_IBIT3
 910 +#define AR2315_INTR_WLAN0       SR_IBIT4
 911 +#define AR2315_INTR_ENET0       SR_IBIT5
 912 +#define AR2315_INTR_LOCALPCI    SR_IBIT6
 913 +#define AR2315_INTR_WMACPOLL    SR_IBIT7
 914 +#define AR2315_INTR_COMPARE     SR_IBIT8
 915 +
 916 +/*
 917 + * Timers
 918 + */
 919 +#define AR2315_TIMER            (AR2315_DSLBASE + 0x0030)
 920 +#define AR2315_RELOAD           (AR2315_DSLBASE + 0x0034)
 921 +#define AR2315_WD               (AR2315_DSLBASE + 0x0038)
 922 +#define AR2315_WDC              (AR2315_DSLBASE + 0x003c)
 923 +
 924 +#define AR2315_WDC_IGNORE_EXPIRATION   0x00000000
 925 +#define AR2315_WDC_NMI                 0x00000001      /* NMI on watchdog */
 926 +#define AR2315_WDC_RESET               0x00000002      /* reset on watchdog */
 927 +
 928 +/*
 929 + * CPU Performance Counters
 930 + */
 931 +#define AR2315_PERFCNT0         (AR2315_DSLBASE + 0x0048)
 932 +#define AR2315_PERFCNT1         (AR2315_DSLBASE + 0x004c)
 933 +
 934 +#define AR2315_PERF0_DATAHIT   0x0001  /* Count Data Cache Hits */
 935 +#define AR2315_PERF0_DATAMISS  0x0002  /* Count Data Cache Misses */
 936 +#define AR2315_PERF0_INSTHIT   0x0004  /* Count Instruction Cache Hits */
 937 +#define AR2315_PERF0_INSTMISS  0x0008  /* Count Instruction Cache Misses */
 938 +#define AR2315_PERF0_ACTIVE    0x0010  /* Count Active Processor Cycles */
 939 +#define AR2315_PERF0_WBHIT     0x0020  /* Count CPU Write Buffer Hits */
 940 +#define AR2315_PERF0_WBMISS    0x0040  /* Count CPU Write Buffer Misses */
 941 +
 942 +#define AR2315_PERF1_EB_ARDY   0x0001  /* Count EB_ARdy signal */
 943 +#define AR2315_PERF1_EB_AVALID 0x0002  /* Count EB_AValid signal */
 944 +#define AR2315_PERF1_EB_WDRDY  0x0004  /* Count EB_WDRdy signal */
 945 +#define AR2315_PERF1_EB_RDVAL  0x0008  /* Count EB_RdVal signal */
 946 +#define AR2315_PERF1_VRADDR    0x0010  /* Count valid read address cycles */
 947 +#define AR2315_PERF1_VWADDR    0x0020  /* Count valid write address cycles */
 948 +#define AR2315_PERF1_VWDATA    0x0040  /* Count valid write data cycles */
 949 +
 950 +/*
 951 + * AHB Error Reporting.
 952 + */
 953 +#define AR2315_AHB_ERR0         (AR2315_DSLBASE + 0x0050)  /* error  */
 954 +#define AR2315_AHB_ERR1         (AR2315_DSLBASE + 0x0054)  /* haddr  */
 955 +#define AR2315_AHB_ERR2         (AR2315_DSLBASE + 0x0058)  /* hwdata */
 956 +#define AR2315_AHB_ERR3         (AR2315_DSLBASE + 0x005c)  /* hrdata */
 957 +#define AR2315_AHB_ERR4         (AR2315_DSLBASE + 0x0060)  /* status */
 958 +
 959 +#define AHB_ERROR_DET  1 /* AHB Error has been detected,          */
 960 +                         /* write 1 to clear all bits in ERR0     */
 961 +#define AHB_ERROR_OVR  2 /* AHB Error overflow has been detected  */
 962 +#define AHB_ERROR_WDT  4 /* AHB Error due to wdt instead of hresp */
 963 +
 964 +#define AR2315_PROCERR_HMAST               0x0000000f
 965 +#define AR2315_PROCERR_HMAST_DFLT          0
 966 +#define AR2315_PROCERR_HMAST_WMAC          1
 967 +#define AR2315_PROCERR_HMAST_ENET          2
 968 +#define AR2315_PROCERR_HMAST_PCIENDPT      3
 969 +#define AR2315_PROCERR_HMAST_LOCAL         4
 970 +#define AR2315_PROCERR_HMAST_CPU           5
 971 +#define AR2315_PROCERR_HMAST_PCITGT        6
 972 +
 973 +#define AR2315_PROCERR_HMAST_S             0
 974 +#define AR2315_PROCERR_HWRITE              0x00000010
 975 +#define AR2315_PROCERR_HSIZE               0x00000060
 976 +#define AR2315_PROCERR_HSIZE_S             5
 977 +#define AR2315_PROCERR_HTRANS              0x00000180
 978 +#define AR2315_PROCERR_HTRANS_S            7
 979 +#define AR2315_PROCERR_HBURST              0x00000e00
 980 +#define AR2315_PROCERR_HBURST_S            9
 981 +
 982 +/*
 983 + * Clock Control
 984 + */
 985 +#define AR2315_PLLC_CTL         (AR2315_DSLBASE + 0x0064)
 986 +#define AR2315_PLLV_CTL         (AR2315_DSLBASE + 0x0068)
 987 +#define AR2315_CPUCLK           (AR2315_DSLBASE + 0x006c)
 988 +#define AR2315_AMBACLK          (AR2315_DSLBASE + 0x0070)
 989 +#define AR2315_SYNCCLK          (AR2315_DSLBASE + 0x0074)
 990 +#define AR2315_DSL_SLEEP_CTL    (AR2315_DSLBASE + 0x0080)
 991 +#define AR2315_DSL_SLEEP_DUR    (AR2315_DSLBASE + 0x0084)
 992 +
 993 +/* PLLc Control fields */
 994 +#define PLLC_REF_DIV_M              0x00000003
 995 +#define PLLC_REF_DIV_S              0
 996 +#define PLLC_FDBACK_DIV_M           0x0000007C
 997 +#define PLLC_FDBACK_DIV_S           2
 998 +#define PLLC_ADD_FDBACK_DIV_M       0x00000080
 999 +#define PLLC_ADD_FDBACK_DIV_S       7
1000 +#define PLLC_CLKC_DIV_M             0x0001c000
1001 +#define PLLC_CLKC_DIV_S             14
1002 +#define PLLC_CLKM_DIV_M             0x00700000
1003 +#define PLLC_CLKM_DIV_S             20
1004 +
1005 +/* CPU CLK Control fields */
1006 +#define CPUCLK_CLK_SEL_M            0x00000003
1007 +#define CPUCLK_CLK_SEL_S            0
1008 +#define CPUCLK_CLK_DIV_M            0x0000000c
1009 +#define CPUCLK_CLK_DIV_S            2
1010 +
1011 +/* AMBA CLK Control fields */
1012 +#define AMBACLK_CLK_SEL_M           0x00000003
1013 +#define AMBACLK_CLK_SEL_S           0
1014 +#define AMBACLK_CLK_DIV_M           0x0000000c
1015 +#define AMBACLK_CLK_DIV_S           2
1016 +
1017 +/*
1018 + * GPIO
1019 + */
1020 +#define AR2315_GPIO_DI          (AR2315_DSLBASE + 0x0088)
1021 +#define AR2315_GPIO_DO          (AR2315_DSLBASE + 0x0090)
1022 +#define AR2315_GPIO_DIR         (AR2315_DSLBASE + 0x0098)
1023 +#define AR2315_GPIO_INT         (AR2315_DSLBASE + 0x00a0)
1024 +
1025 +#define AR2315_GPIO_DIR_M(x)               (1 << (x))       /* mask for i/o */
1026 +#define AR2315_GPIO_DIR_O(x)               (1 << (x))       /* output */
1027 +#define AR2315_GPIO_DIR_I(x)               (0)              /* input */
1028 +
1029 +#define AR2315_GPIO_INT_S(x)   (x)             /* interrupt enable */
1030 +#define AR2315_GPIO_INT_M      (0x3F)          /* mask for int */
1031 +#define AR2315_GPIO_INT_LVL(x) ((x) << 6)      /* interrupt level */
1032 +#define AR2315_GPIO_INT_LVL_M  ((0x3) << 6)    /* mask for int level */
1033 +
1034 +#define AR2315_GPIO_INT_MAX_Y          1   /* Maximum value of Y for
1035 +                                            * AR2315_GPIO_INT_* macros */
1036 +#define AR2315_GPIO_INT_LVL_OFF                0   /* Triggerring off */
1037 +#define AR2315_GPIO_INT_LVL_LOW                1   /* Low Level Triggered */
1038 +#define AR2315_GPIO_INT_LVL_HIGH       2   /* High Level Triggered */
1039 +#define AR2315_GPIO_INT_LVL_EDGE       3   /* Edge Triggered */
1040 +
1041 +#define AR2315_RESET_GPIO       5
1042 +#define AR2315_NUM_GPIO         22
1043 +
1044 +/*
1045 + *  PCI Clock Control
1046 + */
1047 +#define AR2315_PCICLK           (AR2315_DSLBASE + 0x00a4)
1048 +
1049 +#define AR2315_PCICLK_INPUT_M              0x3
1050 +#define AR2315_PCICLK_INPUT_S              0
1051 +
1052 +#define AR2315_PCICLK_PLLC_CLKM            0
1053 +#define AR2315_PCICLK_PLLC_CLKM1           1
1054 +#define AR2315_PCICLK_PLLC_CLKC            2
1055 +#define AR2315_PCICLK_REF_CLK              3
1056 +
1057 +#define AR2315_PCICLK_DIV_M                0xc
1058 +#define AR2315_PCICLK_DIV_S                2
1059 +
1060 +#define AR2315_PCICLK_IN_FREQ              0
1061 +#define AR2315_PCICLK_IN_FREQ_DIV_6        1
1062 +#define AR2315_PCICLK_IN_FREQ_DIV_8        2
1063 +#define AR2315_PCICLK_IN_FREQ_DIV_10       3
1064 +
1065 +/*
1066 + * Observation Control Register
1067 + */
1068 +#define AR2315_OCR              (AR2315_DSLBASE + 0x00b0)
1069 +#define OCR_GPIO0_IRIN              0x0040
1070 +#define OCR_GPIO1_IROUT             0x0080
1071 +#define OCR_GPIO3_RXCLR             0x0200
1072 +
1073 +/*
1074 + *  General Clock Control
1075 + */
1076 +
1077 +#define AR2315_MISCCLK          (AR2315_DSLBASE + 0x00b4)
1078 +#define MISCCLK_PLLBYPASS_EN        0x00000001
1079 +#define MISCCLK_PROCREFCLK          0x00000002
1080 +
1081 +/*
1082 + * SDRAM Controller
1083 + *   - No read or write buffers are included.
1084 + */
1085 +#define AR2315_MEM_CFG          (AR2315_SDRAMCTL + 0x00)
1086 +#define AR2315_MEM_CTRL         (AR2315_SDRAMCTL + 0x0c)
1087 +#define AR2315_MEM_REF          (AR2315_SDRAMCTL + 0x10)
1088 +
1089 +#define SDRAM_DATA_WIDTH_M          0x00006000
1090 +#define SDRAM_DATA_WIDTH_S          13
1091 +
1092 +#define SDRAM_COL_WIDTH_M           0x00001E00
1093 +#define SDRAM_COL_WIDTH_S           9
1094 +
1095 +#define SDRAM_ROW_WIDTH_M           0x000001E0
1096 +#define SDRAM_ROW_WIDTH_S           5
1097 +
1098 +#define SDRAM_BANKADDR_BITS_M       0x00000018
1099 +#define SDRAM_BANKADDR_BITS_S       3
1100 +
1101 +/*
1102 + * PCI Bus Interface Registers
1103 + */
1104 +#define AR2315_PCI_1MS_REG      (AR2315_PCI + 0x0008)
1105 +#define AR2315_PCI_1MS_MASK     0x3FFFF       /* # of AHB clk cycles in 1ms */
1106 +
1107 +#define AR2315_PCI_MISC_CONFIG  (AR2315_PCI + 0x000c)
1108 +#define AR2315_PCIMISC_TXD_EN   0x00000001      /* Enable TXD for fragments */
1109 +#define AR2315_PCIMISC_CFG_SEL  0x00000002      /* mem or config cycles */
1110 +#define AR2315_PCIMISC_GIG_MASK 0x0000000C      /* bits 31-30 for pci req */
1111 +#define AR2315_PCIMISC_RST_MODE 0x00000030
1112 +#define AR2315_PCIRST_INPUT     0x00000000      /* 4:5=0 rst is input */
1113 +#define AR2315_PCIRST_LOW       0x00000010      /* 4:5=1 rst to GND */
1114 +#define AR2315_PCIRST_HIGH      0x00000020      /* 4:5=2 rst to VDD */
1115 +#define AR2315_PCIGRANT_EN      0x00000000      /* 6:7=0 early grant en */
1116 +#define AR2315_PCIGRANT_FRAME   0x00000040      /* 6:7=1 grant waits 4 frame */
1117 +#define AR2315_PCIGRANT_IDLE    0x00000080      /* 6:7=2 grant waits 4 idle */
1118 +#define AR2315_PCIGRANT_GAP     0x00000000      /* 6:7=2 grant waits 4 idle */
1119 +#define AR2315_PCICACHE_DIS     0x00001000      /* PCI external access cache
1120 +                                                * disable */
1121 +
1122 +#define AR2315_PCI_OUT_TSTAMP   (AR2315_PCI + 0x0010)
1123 +
1124 +#define AR2315_PCI_UNCACHE_CFG  (AR2315_PCI + 0x0014)
1125 +
1126 +#define AR2315_PCI_IN_EN        (AR2315_PCI + 0x0100)
1127 +#define AR2315_PCI_IN_EN0       0x01            /* Enable chain 0 */
1128 +#define AR2315_PCI_IN_EN1       0x02            /* Enable chain 1 */
1129 +#define AR2315_PCI_IN_EN2       0x04            /* Enable chain 2 */
1130 +#define AR2315_PCI_IN_EN3       0x08            /* Enable chain 3 */
1131 +
1132 +#define AR2315_PCI_IN_DIS       (AR2315_PCI + 0x0104)
1133 +#define AR2315_PCI_IN_DIS0      0x01            /* Disable chain 0 */
1134 +#define AR2315_PCI_IN_DIS1      0x02            /* Disable chain 1 */
1135 +#define AR2315_PCI_IN_DIS2      0x04            /* Disable chain 2 */
1136 +#define AR2315_PCI_IN_DIS3      0x08            /* Disable chain 3 */
1137 +
1138 +#define AR2315_PCI_IN_PTR       (AR2315_PCI + 0x0200)
1139 +
1140 +#define AR2315_PCI_OUT_EN       (AR2315_PCI + 0x0400)
1141 +#define AR2315_PCI_OUT_EN0      0x01            /* Enable chain 0 */
1142 +
1143 +#define AR2315_PCI_OUT_DIS      (AR2315_PCI + 0x0404)
1144 +#define AR2315_PCI_OUT_DIS0     0x01            /* Disable chain 0 */
1145 +
1146 +#define AR2315_PCI_OUT_PTR      (AR2315_PCI + 0x0408)
1147 +
1148 +#define AR2315_PCI_INT_STATUS   (AR2315_PCI + 0x0500)   /* write one to clr */
1149 +#define AR2315_PCI_TXINT        0x00000001      /* Desc In Completed */
1150 +#define AR2315_PCI_TXOK         0x00000002      /* Desc In OK */
1151 +#define AR2315_PCI_TXERR        0x00000004      /* Desc In ERR */
1152 +#define AR2315_PCI_TXEOL        0x00000008      /* Desc In End-of-List */
1153 +#define AR2315_PCI_RXINT        0x00000010      /* Desc Out Completed */
1154 +#define AR2315_PCI_RXOK         0x00000020      /* Desc Out OK */
1155 +#define AR2315_PCI_RXERR        0x00000040      /* Desc Out ERR */
1156 +#define AR2315_PCI_RXEOL        0x00000080      /* Desc Out EOL */
1157 +#define AR2315_PCI_TXOOD        0x00000200      /* Desc In Out-of-Desc */
1158 +#define AR2315_PCI_MASK         0x0000FFFF      /* Desc Mask */
1159 +#define AR2315_PCI_EXT_INT      0x02000000
1160 +#define AR2315_PCI_ABORT_INT    0x04000000
1161 +
1162 +#define AR2315_PCI_INT_MASK     (AR2315_PCI + 0x0504)  /* same as INT_STATUS */
1163 +
1164 +#define AR2315_PCI_INTEN_REG    (AR2315_PCI + 0x0508)
1165 +#define AR2315_PCI_INT_DISABLE  0x00            /* disable pci interrupts */
1166 +#define AR2315_PCI_INT_ENABLE   0x01            /* enable pci interrupts */
1167 +
1168 +#define AR2315_PCI_HOST_IN_EN   (AR2315_PCI + 0x0800)
1169 +#define AR2315_PCI_HOST_IN_DIS  (AR2315_PCI + 0x0804)
1170 +#define AR2315_PCI_HOST_IN_PTR  (AR2315_PCI + 0x0810)
1171 +#define AR2315_PCI_HOST_OUT_EN  (AR2315_PCI + 0x0900)
1172 +#define AR2315_PCI_HOST_OUT_DIS (AR2315_PCI + 0x0904)
1173 +#define AR2315_PCI_HOST_OUT_PTR (AR2315_PCI + 0x0908)
1174 +
1175 +/*
1176 + * Local Bus Interface Registers
1177 + */
1178 +#define AR2315_LB_CONFIG        (AR2315_LOCAL + 0x0000)
1179 +#define AR2315_LBCONF_OE        0x00000001    /* =1 OE is low-true */
1180 +#define AR2315_LBCONF_CS0       0x00000002    /* =1 first CS is low-true */
1181 +#define AR2315_LBCONF_CS1       0x00000004    /* =1 2nd CS is low-true */
1182 +#define AR2315_LBCONF_RDY       0x00000008    /* =1 RDY is low-true */
1183 +#define AR2315_LBCONF_WE        0x00000010    /* =1 Write En is low-true */
1184 +#define AR2315_LBCONF_WAIT      0x00000020    /* =1 WAIT is low-true */
1185 +#define AR2315_LBCONF_ADS       0x00000040    /* =1 Adr Strobe is low-true */
1186 +#define AR2315_LBCONF_MOT       0x00000080    /* =0 Intel, =1 Motorola */
1187 +#define AR2315_LBCONF_8CS       0x00000100    /* =1 8 bits CS, 0= 16bits */
1188 +#define AR2315_LBCONF_8DS       0x00000200    /* =1 8 bits Data S, 0=16bits */
1189 +#define AR2315_LBCONF_ADS_EN    0x00000400    /* =1 Enable ADS */
1190 +#define AR2315_LBCONF_ADR_OE    0x00000800    /* =1 Adr cap on OE, WE or DS */
1191 +#define AR2315_LBCONF_ADDT_MUX  0x00001000    /* =1 Adr and Data share bus */
1192 +#define AR2315_LBCONF_DATA_OE   0x00002000    /* =1 Data cap on OE, WE, DS */
1193 +#define AR2315_LBCONF_16DATA    0x00004000    /* =1 Data is 16 bits wide */
1194 +#define AR2315_LBCONF_SWAPDT    0x00008000    /* =1 Byte swap data */
1195 +#define AR2315_LBCONF_SYNC      0x00010000    /* =1 Bus synchronous to clk */
1196 +#define AR2315_LBCONF_INT       0x00020000    /* =1 Intr is low true */
1197 +#define AR2315_LBCONF_INT_CTR0  0x00000000    /* GND high-Z, Vdd is high-Z */
1198 +#define AR2315_LBCONF_INT_CTR1  0x00040000    /* GND drive, Vdd is high-Z */
1199 +#define AR2315_LBCONF_INT_CTR2  0x00080000    /* GND high-Z, Vdd drive */
1200 +#define AR2315_LBCONF_INT_CTR3  0x000C0000    /* GND drive, Vdd drive */
1201 +#define AR2315_LBCONF_RDY_WAIT  0x00100000    /* =1 RDY is negative of WAIT */
1202 +#define AR2315_LBCONF_INT_PULSE 0x00200000    /* =1 Interrupt is a pulse */
1203 +#define AR2315_LBCONF_ENABLE    0x00400000    /* =1 Falcon respond to LB */
1204 +
1205 +#define AR2315_LB_CLKSEL        (AR2315_LOCAL + 0x0004)
1206 +#define AR2315_LBCLK_EXT        0x0001        /* use external clk for lb */
1207 +
1208 +#define AR2315_LB_1MS           (AR2315_LOCAL + 0x0008)
1209 +#define AR2315_LB1MS_MASK       0x3FFFF       /* # of AHB clk cycles in 1ms */
1210 +
1211 +#define AR2315_LB_MISCCFG       (AR2315_LOCAL + 0x000C)
1212 +#define AR2315_LBM_TXD_EN       0x00000001    /* Enable TXD for fragments */
1213 +#define AR2315_LBM_RX_INTEN     0x00000002    /* Enable LB ints on RX ready */
1214 +#define AR2315_LBM_MBOXWR_INTEN 0x00000004    /* Enable LB ints on mbox wr */
1215 +#define AR2315_LBM_MBOXRD_INTEN 0x00000008    /* Enable LB ints on mbox rd */
1216 +#define AR2315_LMB_DESCSWAP_EN  0x00000010    /* Byte swap desc enable */
1217 +#define AR2315_LBM_TIMEOUT_MASK 0x00FFFF80
1218 +#define AR2315_LBM_TIMEOUT_SHFT 7
1219 +#define AR2315_LBM_PORTMUX      0x07000000
1220 +
1221 +#define AR2315_LB_RXTSOFF       (AR2315_LOCAL + 0x0010)
1222 +
1223 +#define AR2315_LB_TX_CHAIN_EN   (AR2315_LOCAL + 0x0100)
1224 +#define AR2315_LB_TXEN_0        0x01
1225 +#define AR2315_LB_TXEN_1        0x02
1226 +#define AR2315_LB_TXEN_2        0x04
1227 +#define AR2315_LB_TXEN_3        0x08
1228 +
1229 +#define AR2315_LB_TX_CHAIN_DIS  (AR2315_LOCAL + 0x0104)
1230 +#define AR2315_LB_TX_DESC_PTR   (AR2315_LOCAL + 0x0200)
1231 +
1232 +#define AR2315_LB_RX_CHAIN_EN   (AR2315_LOCAL + 0x0400)
1233 +#define AR2315_LB_RXEN          0x01
1234 +
1235 +#define AR2315_LB_RX_CHAIN_DIS  (AR2315_LOCAL + 0x0404)
1236 +#define AR2315_LB_RX_DESC_PTR   (AR2315_LOCAL + 0x0408)
1237 +
1238 +#define AR2315_LB_INT_STATUS    (AR2315_LOCAL + 0x0500)
1239 +#define AR2315_INT_TX_DESC      0x0001
1240 +#define AR2315_INT_TX_OK        0x0002
1241 +#define AR2315_INT_TX_ERR       0x0004
1242 +#define AR2315_INT_TX_EOF       0x0008
1243 +#define AR2315_INT_RX_DESC      0x0010
1244 +#define AR2315_INT_RX_OK        0x0020
1245 +#define AR2315_INT_RX_ERR       0x0040
1246 +#define AR2315_INT_RX_EOF       0x0080
1247 +#define AR2315_INT_TX_TRUNC     0x0100
1248 +#define AR2315_INT_TX_STARVE    0x0200
1249 +#define AR2315_INT_LB_TIMEOUT   0x0400
1250 +#define AR2315_INT_LB_ERR       0x0800
1251 +#define AR2315_INT_MBOX_WR      0x1000
1252 +#define AR2315_INT_MBOX_RD      0x2000
1253 +
1254 +/* Bit definitions for INT MASK are the same as INT_STATUS */
1255 +#define AR2315_LB_INT_MASK      (AR2315_LOCAL + 0x0504)
1256 +
1257 +#define AR2315_LB_INT_EN        (AR2315_LOCAL + 0x0508)
1258 +#define AR2315_LB_MBOX          (AR2315_LOCAL + 0x0600)
1259 +
1260 +/*
1261 + * IR Interface Registers
1262 + */
1263 +#define AR2315_IR_PKTDATA              (AR2315_IR + 0x0000)
1264 +
1265 +#define AR2315_IR_PKTLEN               (AR2315_IR + 0x07fc) /* 0 - 63 */
1266 +
1267 +#define AR2315_IR_CONTROL              (AR2315_IR + 0x0800)
1268 +#define AR2315_IRCTL_TX                        0x00000000  /* use as tranmitter */
1269 +#define AR2315_IRCTL_RX                        0x00000001  /* use as receiver   */
1270 +#define AR2315_IRCTL_SAMPLECLK_MASK    0x00003ffe  /* Sample clk divisor */
1271 +#define AR2315_IRCTL_SAMPLECLK_SHFT    1
1272 +#define AR2315_IRCTL_OUTPUTCLK_MASK    0x03ffc000  /* Output clk div */
1273 +#define AR2315_IRCTL_OUTPUTCLK_SHFT    14
1274 +
1275 +#define AR2315_IR_STATUS               (AR2315_IR + 0x0804)
1276 +#define AR2315_IRSTS_RX                        0x00000001  /* receive in progress */
1277 +#define AR2315_IRSTS_TX                        0x00000002  /* transmit in progress */
1278 +
1279 +#define AR2315_IR_CONFIG               (AR2315_IR + 0x0808)
1280 +#define AR2315_IRCFG_INVIN             0x00000001  /* invert in polarity */
1281 +#define AR2315_IRCFG_INVOUT            0x00000002  /* invert out polarity */
1282 +#define AR2315_IRCFG_SEQ_START_WIN_SEL 0x00000004  /* 1 => 28, 0 => 7 */
1283 +#define AR2315_IRCFG_SEQ_START_THRESH  0x000000f0
1284 +#define AR2315_IRCFG_SEQ_END_UNIT_SEL  0x00000100
1285 +#define AR2315_IRCFG_SEQ_END_UNIT_THRESH 0x00007e00
1286 +#define AR2315_IRCFG_SEQ_END_WIN_SEL   0x00008000
1287 +#define AR2315_IRCFG_SEQ_END_WIN_THRESH        0x001f0000
1288 +#define AR2315_IRCFG_NUM_BACKOFF_WORDS 0x01e00000
1289 +
1290 +#define HOST_PCI_DEV_ID         3
1291 +#define HOST_PCI_MBAR0          0x10000000
1292 +#define HOST_PCI_MBAR1          0x20000000
1293 +#define HOST_PCI_MBAR2          0x30000000
1294 +
1295 +#define HOST_PCI_SDRAM_BASEADDR HOST_PCI_MBAR1
1296 +#define PCI_DEVICE_MEM_SPACE    0x800000
1297 +
1298 +#endif /* __ASM_MACH_AR231X_AR2315_REGS_H */
1299 --- /dev/null
1300 +++ b/arch/mips/include/asm/mach-ar231x/ar5312_regs.h
1301 @@ -0,0 +1,249 @@
1302 +/*
1303 + * This file is subject to the terms and conditions of the GNU General Public
1304 + * License.  See the file "COPYING" in the main directory of this archive
1305 + * for more details.
1306 + *
1307 + * Copyright (C) 2003 Atheros Communications, Inc.,  All Rights Reserved.
1308 + * Copyright (C) 2006 Imre Kaloz <kaloz@openwrt.org>
1309 + * Copyright (C) 2006 Felix Fietkau <nbd@openwrt.org>
1310 + */
1311 +
1312 +#ifndef __ASM_MACH_AR231X_AR5312_REGS_H
1313 +#define __ASM_MACH_AR231X_AR5312_REGS_H
1314 +
1315 +#include <asm/addrspace.h>
1316 +
1317 +/*
1318 + * IRQs
1319 + */
1320 +#define AR5312_IRQ_WLAN0_INTRS  (MIPS_CPU_IRQ_BASE+2) /* C0_CAUSE: 0x0400 */
1321 +#define AR5312_IRQ_ENET0_INTRS  (MIPS_CPU_IRQ_BASE+3) /* C0_CAUSE: 0x0800 */
1322 +#define AR5312_IRQ_ENET1_INTRS  (MIPS_CPU_IRQ_BASE+4) /* C0_CAUSE: 0x1000 */
1323 +#define AR5312_IRQ_WLAN1_INTRS  (MIPS_CPU_IRQ_BASE+5) /* C0_CAUSE: 0x2000 */
1324 +#define AR5312_IRQ_MISC_INTRS   (MIPS_CPU_IRQ_BASE+6) /* C0_CAUSE: 0x4000 */
1325 +
1326 +/*
1327 + * Miscellaneous interrupts, which share IP6.
1328 + */
1329 +#define AR5312_MISC_IRQ_NONE           (AR231X_MISC_IRQ_BASE+0)
1330 +#define AR5312_MISC_IRQ_TIMER          (AR231X_MISC_IRQ_BASE+1)
1331 +#define AR5312_MISC_IRQ_AHB_PROC       (AR231X_MISC_IRQ_BASE+2)
1332 +#define AR5312_MISC_IRQ_AHB_DMA                (AR231X_MISC_IRQ_BASE+3)
1333 +#define AR5312_MISC_IRQ_GPIO           (AR231X_MISC_IRQ_BASE+4)
1334 +#define AR5312_MISC_IRQ_UART0          (AR231X_MISC_IRQ_BASE+5)
1335 +#define AR5312_MISC_IRQ_UART0_DMA      (AR231X_MISC_IRQ_BASE+6)
1336 +#define AR5312_MISC_IRQ_WATCHDOG       (AR231X_MISC_IRQ_BASE+7)
1337 +#define AR5312_MISC_IRQ_LOCAL          (AR231X_MISC_IRQ_BASE+8)
1338 +#define AR5312_MISC_IRQ_SPI            (AR231X_MISC_IRQ_BASE+9)
1339 +#define AR5312_MISC_IRQ_COUNT          10
1340 +
1341 +/*
1342 + * Address Map
1343 + */
1344 +#define AR5312_WLAN0            0x18000000
1345 +#define AR5312_WLAN1            0x18500000
1346 +#define AR5312_ENET0            0x18100000
1347 +#define AR5312_ENET1            0x18200000
1348 +#define AR5312_SDRAMCTL         0x18300000
1349 +#define AR5312_FLASHCTL         0x18400000
1350 +#define AR5312_APBBASE          0x1c000000
1351 +#define AR5312_UART0            0x1c000000      /* UART MMR */
1352 +#define AR5312_FLASH            0x1e000000
1353 +
1354 +/*
1355 + * AR5312_NUM_ENET_MAC defines the number of ethernet MACs that
1356 + * should be considered available.  The AR5312 supports 2 enet MACS,
1357 + * even though many reference boards only actually use 1 of them
1358 + * (i.e. Only MAC 0 is actually connected to an enet PHY or PHY switch.
1359 + * The AR2312 supports 1 enet MAC.
1360 + */
1361 +#define AR5312_NUM_ENET_MAC             2
1362 +
1363 +/*
1364 + * Need these defines to determine true number of ethernet MACs
1365 + */
1366 +#define AR5312_AR5312_REV2      0x0052          /* AR5312 WMAC (AP31) */
1367 +#define AR5312_AR5312_REV7      0x0057          /* AR5312 WMAC (AP30-040) */
1368 +#define AR5312_AR2313_REV8      0x0058          /* AR2313 WMAC (AP43-030) */
1369 +
1370 +/* MII registers offset inside Ethernet MMR region */
1371 +#define AR5312_ENET0_MII       (AR5312_ENET0 + 0x14)
1372 +#define AR5312_ENET1_MII       (AR5312_ENET1 + 0x14)
1373 +
1374 +/*
1375 + * AR5312_NUM_WMAC defines the number of Wireless MACs that\
1376 + * should be considered available.
1377 + */
1378 +#define AR5312_NUM_WMAC                 2
1379 +
1380 +/* Reset/Timer Block Address Map */
1381 +#define AR5312_RESETTMR                (AR5312_APBBASE  + 0x3000)
1382 +#define AR5312_TIMER           (AR5312_RESETTMR + 0x0000) /* countdown timer */
1383 +#define AR5312_WD_CTRL         (AR5312_RESETTMR + 0x0008) /* watchdog cntrl */
1384 +#define AR5312_WD_TIMER                (AR5312_RESETTMR + 0x000c) /* watchdog timer */
1385 +#define AR5312_ISR             (AR5312_RESETTMR + 0x0010) /* Intr Status Reg */
1386 +#define AR5312_IMR             (AR5312_RESETTMR + 0x0014) /* Intr Mask Reg */
1387 +#define AR5312_RESET           (AR5312_RESETTMR + 0x0020)
1388 +#define AR5312_CLOCKCTL1       (AR5312_RESETTMR + 0x0064)
1389 +#define AR5312_SCRATCH         (AR5312_RESETTMR + 0x006c)
1390 +#define AR5312_PROCADDR                (AR5312_RESETTMR + 0x0070)
1391 +#define AR5312_PROC1           (AR5312_RESETTMR + 0x0074)
1392 +#define AR5312_DMAADDR         (AR5312_RESETTMR + 0x0078)
1393 +#define AR5312_DMA1            (AR5312_RESETTMR + 0x007c)
1394 +#define AR5312_ENABLE          (AR5312_RESETTMR + 0x0080) /* interface enb */
1395 +#define AR5312_REV             (AR5312_RESETTMR + 0x0090) /* revision */
1396 +
1397 +/* AR5312_WD_CTRL register bit field definitions */
1398 +#define AR5312_WD_CTRL_IGNORE_EXPIRATION 0x0000
1399 +#define AR5312_WD_CTRL_NMI               0x0001
1400 +#define AR5312_WD_CTRL_RESET             0x0002
1401 +
1402 +/* AR5312_ISR register bit field definitions */
1403 +#define AR5312_ISR_NONE                0x0000
1404 +#define AR5312_ISR_TIMER       0x0001
1405 +#define AR5312_ISR_AHBPROC     0x0002
1406 +#define AR5312_ISR_AHBDMA      0x0004
1407 +#define AR5312_ISR_GPIO                0x0008
1408 +#define AR5312_ISR_UART0       0x0010
1409 +#define AR5312_ISR_UART0DMA    0x0020
1410 +#define AR5312_ISR_WD          0x0040
1411 +#define AR5312_ISR_LOCAL       0x0080
1412 +
1413 +/* AR5312_RESET register bit field definitions */
1414 +#define AR5312_RESET_SYSTEM     0x00000001  /* cold reset full system */
1415 +#define AR5312_RESET_PROC       0x00000002  /* cold reset MIPS core */
1416 +#define AR5312_RESET_WLAN0      0x00000004  /* cold reset WLAN MAC and BB */
1417 +#define AR5312_RESET_EPHY0      0x00000008  /* cold reset ENET0 phy */
1418 +#define AR5312_RESET_EPHY1      0x00000010  /* cold reset ENET1 phy */
1419 +#define AR5312_RESET_ENET0      0x00000020  /* cold reset ENET0 mac */
1420 +#define AR5312_RESET_ENET1      0x00000040  /* cold reset ENET1 mac */
1421 +#define AR5312_RESET_UART0      0x00000100  /* cold reset UART0 (high speed) */
1422 +#define AR5312_RESET_WLAN1      0x00000200  /* cold reset WLAN MAC/BB */
1423 +#define AR5312_RESET_APB        0x00000400  /* cold reset APB (ar5312) */
1424 +#define AR5312_RESET_WARM_PROC  0x00001000  /* warm reset MIPS core */
1425 +#define AR5312_RESET_WARM_WLAN0_MAC 0x00002000  /* warm reset WLAN0 MAC */
1426 +#define AR5312_RESET_WARM_WLAN0_BB  0x00004000  /* warm reset WLAN0 BaseBand */
1427 +#define AR5312_RESET_NMI        0x00010000  /* send an NMI to the processor */
1428 +#define AR5312_RESET_WARM_WLAN1_MAC 0x00020000  /* warm reset WLAN1 mac */
1429 +#define AR5312_RESET_WARM_WLAN1_BB  0x00040000  /* warm reset WLAN1 baseband */
1430 +#define AR5312_RESET_LOCAL_BUS  0x00080000  /* reset local bus */
1431 +#define AR5312_RESET_WDOG       0x00100000  /* last reset was a watchdog */
1432 +
1433 +#define AR5312_RESET_WMAC0_BITS \
1434 +       (AR5312_RESET_WLAN0 |\
1435 +        AR5312_RESET_WARM_WLAN0_MAC |\
1436 +        AR5312_RESET_WARM_WLAN0_BB)
1437 +
1438 +#define AR5312_RESET_WMAC1_BITS \
1439 +       (AR5312_RESET_WLAN1 |\
1440 +        AR5312_RESET_WARM_WLAN1_MAC |\
1441 +        AR5312_RESET_WARM_WLAN1_BB)
1442 +
1443 +/* AR5312_CLOCKCTL1 register bit field definitions */
1444 +#define AR5312_CLOCKCTL1_PREDIVIDE_MASK    0x00000030
1445 +#define AR5312_CLOCKCTL1_PREDIVIDE_SHIFT            4
1446 +#define AR5312_CLOCKCTL1_MULTIPLIER_MASK   0x00001f00
1447 +#define AR5312_CLOCKCTL1_MULTIPLIER_SHIFT           8
1448 +#define AR5312_CLOCKCTL1_DOUBLER_MASK      0x00010000
1449 +
1450 +/* Valid for AR5312 and AR2312 */
1451 +#define AR5312_CLOCKCTL1_PREDIVIDE_MASK    0x00000030
1452 +#define AR5312_CLOCKCTL1_PREDIVIDE_SHIFT            4
1453 +#define AR5312_CLOCKCTL1_MULTIPLIER_MASK   0x00001f00
1454 +#define AR5312_CLOCKCTL1_MULTIPLIER_SHIFT           8
1455 +#define AR5312_CLOCKCTL1_DOUBLER_MASK      0x00010000
1456 +
1457 +/* Valid for AR2313 */
1458 +#define AR2313_CLOCKCTL1_PREDIVIDE_MASK    0x00003000
1459 +#define AR2313_CLOCKCTL1_PREDIVIDE_SHIFT           12
1460 +#define AR2313_CLOCKCTL1_MULTIPLIER_MASK   0x001f0000
1461 +#define AR2313_CLOCKCTL1_MULTIPLIER_SHIFT          16
1462 +#define AR2313_CLOCKCTL1_DOUBLER_MASK      0x00000000
1463 +
1464 +/* AR5312_ENABLE register bit field definitions */
1465 +#define AR5312_ENABLE_WLAN0              0x0001
1466 +#define AR5312_ENABLE_ENET0              0x0002
1467 +#define AR5312_ENABLE_ENET1              0x0004
1468 +#define AR5312_ENABLE_UART_AND_WLAN1_PIO 0x0008   /* UART, and WLAN1 PIOs */
1469 +#define AR5312_ENABLE_WLAN1_DMA          0x0010   /* WLAN1 DMAs */
1470 +#define AR5312_ENABLE_WLAN1 \
1471 +       (AR5312_ENABLE_UART_AND_WLAN1_PIO |\
1472 +        AR5312_ENABLE_WLAN1_DMA)
1473 +
1474 +/* AR5312_REV register bit field definitions */
1475 +#define AR5312_REV_WMAC_MAJ    0xf000
1476 +#define AR5312_REV_WMAC_MAJ_S  12
1477 +#define AR5312_REV_WMAC_MIN    0x0f00
1478 +#define AR5312_REV_WMAC_MIN_S  8
1479 +#define AR5312_REV_MAJ         0x00f0
1480 +#define AR5312_REV_MAJ_S       4
1481 +#define AR5312_REV_MIN         0x000f
1482 +#define AR5312_REV_MIN_S       0
1483 +#define AR5312_REV_CHIP        (AR5312_REV_MAJ|AR5312_REV_MIN)
1484 +
1485 +/* Major revision numbers, bits 7..4 of Revision ID register */
1486 +#define AR5312_REV_MAJ_AR5312          0x4
1487 +#define AR5312_REV_MAJ_AR2313          0x5
1488 +
1489 +/* Minor revision numbers, bits 3..0 of Revision ID register */
1490 +#define AR5312_REV_MIN_DUAL     0x0     /* Dual WLAN version */
1491 +#define AR5312_REV_MIN_SINGLE   0x1     /* Single WLAN version */
1492 +
1493 +/* AR5312_FLASHCTL register bit field definitions */
1494 +#define FLASHCTL_IDCY   0x0000000f      /* Idle cycle turn around time */
1495 +#define FLASHCTL_IDCY_S 0
1496 +#define FLASHCTL_WST1   0x000003e0      /* Wait state 1 */
1497 +#define FLASHCTL_WST1_S 5
1498 +#define FLASHCTL_RBLE   0x00000400      /* Read byte lane enable */
1499 +#define FLASHCTL_WST2   0x0000f800      /* Wait state 2 */
1500 +#define FLASHCTL_WST2_S 11
1501 +#define FLASHCTL_AC     0x00070000      /* Flash address check (added) */
1502 +#define FLASHCTL_AC_S   16
1503 +#define FLASHCTL_AC_128K 0x00000000
1504 +#define FLASHCTL_AC_256K 0x00010000
1505 +#define FLASHCTL_AC_512K 0x00020000
1506 +#define FLASHCTL_AC_1M   0x00030000
1507 +#define FLASHCTL_AC_2M   0x00040000
1508 +#define FLASHCTL_AC_4M   0x00050000
1509 +#define FLASHCTL_AC_8M   0x00060000
1510 +#define FLASHCTL_AC_RES  0x00070000     /* 16MB is not supported */
1511 +#define FLASHCTL_E      0x00080000      /* Flash bank enable (added) */
1512 +#define FLASHCTL_BUSERR 0x01000000      /* Bus transfer error status flag */
1513 +#define FLASHCTL_WPERR  0x02000000      /* Write protect error status flag */
1514 +#define FLASHCTL_WP     0x04000000      /* Write protect */
1515 +#define FLASHCTL_BM     0x08000000      /* Burst mode */
1516 +#define FLASHCTL_MW     0x30000000      /* Memory width */
1517 +#define FLASHCTL_MW8    0x00000000      /* Memory width x8 */
1518 +#define FLASHCTL_MW16   0x10000000      /* Memory width x16 */
1519 +#define FLASHCTL_MW32   0x20000000      /* Memory width x32 (not supported) */
1520 +#define FLASHCTL_ATNR   0x00000000      /* Access type == no retry */
1521 +#define FLASHCTL_ATR    0x80000000      /* Access type == retry every */
1522 +#define FLASHCTL_ATR4   0xc0000000      /* Access type == retry every 4 */
1523 +
1524 +/* ARM Flash Controller -- 3 flash banks with either x8 or x16 devices.  */
1525 +#define AR5312_FLASHCTL0        (AR5312_FLASHCTL + 0x00)
1526 +#define AR5312_FLASHCTL1        (AR5312_FLASHCTL + 0x04)
1527 +#define AR5312_FLASHCTL2        (AR5312_FLASHCTL + 0x08)
1528 +
1529 +/* ARM SDRAM Controller -- just enough to determine memory size */
1530 +#define AR5312_MEM_CFG1 (AR5312_SDRAMCTL + 0x04)
1531 +#define MEM_CFG1_AC0    0x00000700      /* bank 0: SDRAM addr check (added) */
1532 +#define MEM_CFG1_AC0_S  8
1533 +#define MEM_CFG1_AC1    0x00007000      /* bank 1: SDRAM addr check (added) */
1534 +#define MEM_CFG1_AC1_S  12
1535 +
1536 +/* GPIO Address Map */
1537 +#define AR5312_GPIO         (AR5312_APBBASE  + 0x2000)
1538 +#define AR5312_GPIO_DO      (AR5312_GPIO + 0x00)        /* output register */
1539 +#define AR5312_GPIO_DI      (AR5312_GPIO + 0x04)        /* intput register */
1540 +#define AR5312_GPIO_CR      (AR5312_GPIO + 0x08)        /* control register */
1541 +
1542 +/* GPIO Control Register bit field definitions */
1543 +#define AR5312_GPIO_CR_M(x)    (1 << (x))               /* mask for i/o */
1544 +#define AR5312_GPIO_CR_O(x)    (0 << (x))               /* mask for output */
1545 +#define AR5312_GPIO_CR_I(x)    (1 << (x))               /* mask for input */
1546 +#define AR5312_GPIO_CR_INT(x)  (1 << ((x)+8))           /* mask for interrupt*/
1547 +#define AR5312_GPIO_CR_UART(x) (1 << ((x)+16))          /* uart multiplex */
1548 +#define AR5312_NUM_GPIO                8
1549 +
1550 +#endif /* __ASM_MACH_AR231X_AR5312_REGS_H */
1551 --- /dev/null
1552 +++ b/arch/mips/ar231x/ar5312.c
1553 @@ -0,0 +1,534 @@
1554 +/*
1555 + * This file is subject to the terms and conditions of the GNU General Public
1556 + * License.  See the file "COPYING" in the main directory of this archive
1557 + * for more details.
1558 + *
1559 + * Copyright (C) 2003 Atheros Communications, Inc.,  All Rights Reserved.
1560 + * Copyright (C) 2006 FON Technology, SL.
1561 + * Copyright (C) 2006 Imre Kaloz <kaloz@openwrt.org>
1562 + * Copyright (C) 2006-2009 Felix Fietkau <nbd@openwrt.org>
1563 + * Copyright (C) 2012 Alexandros C. Couloumbis <alex@ozo.com>
1564 + */
1565 +
1566 +/*
1567 + * Platform devices for Atheros SoCs
1568 + */
1569 +
1570 +#include <generated/autoconf.h>
1571 +#include <linux/init.h>
1572 +#include <linux/module.h>
1573 +#include <linux/types.h>
1574 +#include <linux/string.h>
1575 +#include <linux/mtd/physmap.h>
1576 +#include <linux/platform_device.h>
1577 +#include <linux/kernel.h>
1578 +#include <linux/reboot.h>
1579 +#include <linux/leds.h>
1580 +#include <linux/gpio.h>
1581 +#include <asm/bootinfo.h>
1582 +#include <asm/reboot.h>
1583 +#include <asm/time.h>
1584 +#include <linux/irq.h>
1585 +#include <linux/io.h>
1586 +
1587 +#include <ar231x_platform.h>
1588 +#include <ar5312_regs.h>
1589 +#include <ar231x.h>
1590 +#include "devices.h"
1591 +#include "ar5312.h"
1592 +
1593 +static void ar5312_misc_irq_handler(unsigned irq, struct irq_desc *desc)
1594 +{
1595 +       unsigned int ar231x_misc_intrs = ar231x_read_reg(AR5312_ISR) &
1596 +                                        ar231x_read_reg(AR5312_IMR);
1597 +
1598 +       if (ar231x_misc_intrs & AR5312_ISR_TIMER) {
1599 +               do_IRQ(AR5312_MISC_IRQ_TIMER);
1600 +               (void)ar231x_read_reg(AR5312_TIMER);
1601 +       } else if (ar231x_misc_intrs & AR5312_ISR_AHBPROC)
1602 +               do_IRQ(AR5312_MISC_IRQ_AHB_PROC);
1603 +       else if ((ar231x_misc_intrs & AR5312_ISR_UART0))
1604 +               do_IRQ(AR5312_MISC_IRQ_UART0);
1605 +       else if (ar231x_misc_intrs & AR5312_ISR_WD)
1606 +               do_IRQ(AR5312_MISC_IRQ_WATCHDOG);
1607 +       else
1608 +               do_IRQ(AR5312_MISC_IRQ_NONE);
1609 +}
1610 +
1611 +static asmlinkage void
1612 +ar5312_irq_dispatch(void)
1613 +{
1614 +       int pending = read_c0_status() & read_c0_cause();
1615 +
1616 +       if (pending & CAUSEF_IP2)
1617 +               do_IRQ(AR5312_IRQ_WLAN0_INTRS);
1618 +       else if (pending & CAUSEF_IP3)
1619 +               do_IRQ(AR5312_IRQ_ENET0_INTRS);
1620 +       else if (pending & CAUSEF_IP4)
1621 +               do_IRQ(AR5312_IRQ_ENET1_INTRS);
1622 +       else if (pending & CAUSEF_IP5)
1623 +               do_IRQ(AR5312_IRQ_WLAN1_INTRS);
1624 +       else if (pending & CAUSEF_IP6)
1625 +               do_IRQ(AR5312_IRQ_MISC_INTRS);
1626 +       else if (pending & CAUSEF_IP7)
1627 +               do_IRQ(AR231X_IRQ_CPU_CLOCK);
1628 +}
1629 +
1630 +/* Enable the specified AR5312_MISC_IRQ interrupt */
1631 +static void
1632 +ar5312_misc_irq_unmask(struct irq_data *d)
1633 +{
1634 +       unsigned int imr;
1635 +
1636 +       imr = ar231x_read_reg(AR5312_IMR);
1637 +       imr |= (1 << (d->irq - AR231X_MISC_IRQ_BASE - 1));
1638 +       ar231x_write_reg(AR5312_IMR, imr);
1639 +}
1640 +
1641 +/* Disable the specified AR5312_MISC_IRQ interrupt */
1642 +static void
1643 +ar5312_misc_irq_mask(struct irq_data *d)
1644 +{
1645 +       unsigned int imr;
1646 +
1647 +       imr = ar231x_read_reg(AR5312_IMR);
1648 +       imr &= ~(1 << (d->irq - AR231X_MISC_IRQ_BASE - 1));
1649 +       ar231x_write_reg(AR5312_IMR, imr);
1650 +       ar231x_read_reg(AR5312_IMR); /* flush write buffer */
1651 +}
1652 +
1653 +static struct irq_chip ar5312_misc_irq_chip = {
1654 +       .name           = "AR5312-MISC",
1655 +       .irq_unmask     = ar5312_misc_irq_unmask,
1656 +       .irq_mask       = ar5312_misc_irq_mask,
1657 +};
1658 +
1659 +static irqreturn_t ar5312_ahb_proc_handler(int cpl, void *dev_id)
1660 +{
1661 +       u32 proc1 = ar231x_read_reg(AR5312_PROC1);
1662 +       u32 proc_addr = ar231x_read_reg(AR5312_PROCADDR); /* clears error */
1663 +       u32 dma1 = ar231x_read_reg(AR5312_DMA1);
1664 +       u32 dma_addr = ar231x_read_reg(AR5312_DMAADDR);   /* clears error */
1665 +
1666 +       pr_emerg("AHB interrupt: PROCADDR=0x%8.8x PROC1=0x%8.8x DMAADDR=0x%8.8x DMA1=0x%8.8x\n",
1667 +                proc_addr, proc1, dma_addr, dma1);
1668 +
1669 +       machine_restart("AHB error"); /* Catastrophic failure */
1670 +       return IRQ_HANDLED;
1671 +}
1672 +
1673 +static struct irqaction ar5312_ahb_proc_interrupt  = {
1674 +       .handler = ar5312_ahb_proc_handler,
1675 +       .name    = "ar5312_ahb_proc_interrupt",
1676 +};
1677 +
1678 +void __init ar5312_irq_init(void)
1679 +{
1680 +       int i;
1681 +
1682 +       if (!is_5312())
1683 +               return;
1684 +
1685 +       ar231x_irq_dispatch = ar5312_irq_dispatch;
1686 +       for (i = 0; i < AR5312_MISC_IRQ_COUNT; i++) {
1687 +               int irq = AR231X_MISC_IRQ_BASE + i;
1688 +
1689 +               irq_set_chip_and_handler(irq, &ar5312_misc_irq_chip,
1690 +                                        handle_level_irq);
1691 +       }
1692 +       setup_irq(AR5312_MISC_IRQ_AHB_PROC, &ar5312_ahb_proc_interrupt);
1693 +       irq_set_chained_handler(AR5312_IRQ_MISC_INTRS, ar5312_misc_irq_handler);
1694 +}
1695 +
1696 +/*
1697 + * gpiolib implementations
1698 + */
1699 +static int
1700 +ar5312_gpio_get_value(struct gpio_chip *chip, unsigned gpio)
1701 +{
1702 +       return (ar231x_read_reg(AR5312_GPIO_DI) >> gpio) & 1;
1703 +}
1704 +
1705 +static void
1706 +ar5312_gpio_set_value(struct gpio_chip *chip, unsigned gpio, int value)
1707 +{
1708 +       u32 reg = ar231x_read_reg(AR5312_GPIO_DO);
1709 +
1710 +       reg = value ? reg | (1 << gpio) : reg & ~(1 << gpio);
1711 +       ar231x_write_reg(AR5312_GPIO_DO, reg);
1712 +}
1713 +
1714 +static int
1715 +ar5312_gpio_direction_input(struct gpio_chip *chip, unsigned gpio)
1716 +{
1717 +       ar231x_mask_reg(AR5312_GPIO_CR, 0, 1 << gpio);
1718 +       return 0;
1719 +}
1720 +
1721 +static int
1722 +ar5312_gpio_direction_output(struct gpio_chip *chip, unsigned gpio, int value)
1723 +{
1724 +       ar231x_mask_reg(AR5312_GPIO_CR, 1 << gpio, 0);
1725 +       ar5312_gpio_set_value(chip, gpio, value);
1726 +       return 0;
1727 +}
1728 +
1729 +static struct gpio_chip ar5312_gpio_chip = {
1730 +       .label                  = "ar5312-gpio",
1731 +       .direction_input        = ar5312_gpio_direction_input,
1732 +       .direction_output       = ar5312_gpio_direction_output,
1733 +       .set                    = ar5312_gpio_set_value,
1734 +       .get                    = ar5312_gpio_get_value,
1735 +       .base                   = 0,
1736 +       .ngpio                  = AR5312_NUM_GPIO, /* 8 */
1737 +};
1738 +
1739 +/* end of gpiolib */
1740 +
1741 +static void ar5312_device_reset_set(u32 mask)
1742 +{
1743 +       u32 val;
1744 +
1745 +       val = ar231x_read_reg(AR5312_RESET);
1746 +       ar231x_write_reg(AR5312_RESET, val | mask);
1747 +}
1748 +
1749 +static void ar5312_device_reset_clear(u32 mask)
1750 +{
1751 +       u32 val;
1752 +
1753 +       val = ar231x_read_reg(AR5312_RESET);
1754 +       ar231x_write_reg(AR5312_RESET, val & ~mask);
1755 +}
1756 +
1757 +static struct physmap_flash_data ar5312_flash_data = {
1758 +       .width = 2,
1759 +};
1760 +
1761 +static struct resource ar5312_flash_resource = {
1762 +       .start = AR5312_FLASH,
1763 +       .end = AR5312_FLASH + 0x800000 - 1,
1764 +       .flags = IORESOURCE_MEM,
1765 +};
1766 +
1767 +static struct ar231x_eth ar5312_eth0_data = {
1768 +       .reset_set = ar5312_device_reset_set,
1769 +       .reset_clear = ar5312_device_reset_clear,
1770 +       .reset_mac = AR5312_RESET_ENET0,
1771 +       .reset_phy = AR5312_RESET_EPHY0,
1772 +       .config = &ar231x_board,
1773 +};
1774 +
1775 +static struct ar231x_eth ar5312_eth1_data = {
1776 +       .reset_set = ar5312_device_reset_set,
1777 +       .reset_clear = ar5312_device_reset_clear,
1778 +       .reset_mac = AR5312_RESET_ENET1,
1779 +       .reset_phy = AR5312_RESET_EPHY1,
1780 +       .config = &ar231x_board,
1781 +};
1782 +
1783 +static struct platform_device ar5312_physmap_flash = {
1784 +       .name = "physmap-flash",
1785 +       .id = 0,
1786 +       .dev.platform_data = &ar5312_flash_data,
1787 +       .resource = &ar5312_flash_resource,
1788 +       .num_resources = 1,
1789 +};
1790 +
1791 +#ifdef CONFIG_LEDS_GPIO
1792 +static struct gpio_led ar5312_leds[] = {
1793 +       { .name = "wlan", .gpio = 0, .active_low = 1, },
1794 +};
1795 +
1796 +static const struct gpio_led_platform_data ar5312_led_data = {
1797 +       .num_leds = ARRAY_SIZE(ar5312_leds),
1798 +       .leds = (void *)ar5312_leds,
1799 +};
1800 +
1801 +static struct platform_device ar5312_gpio_leds = {
1802 +       .name = "leds-gpio",
1803 +       .id = -1,
1804 +       .dev.platform_data = (void *)&ar5312_led_data,
1805 +};
1806 +#endif
1807 +
1808 +/*
1809 + * NB: This mapping size is larger than the actual flash size,
1810 + * but this shouldn't be a problem here, because the flash
1811 + * will simply be mapped multiple times.
1812 + */
1813 +static char __init *ar5312_flash_limit(void)
1814 +{
1815 +       u32 ctl;
1816 +       /*
1817 +        * Configure flash bank 0.
1818 +        * Assume 8M window size. Flash will be aliased if it's smaller
1819 +        */
1820 +       ctl = FLASHCTL_E |
1821 +               FLASHCTL_AC_8M |
1822 +               FLASHCTL_RBLE |
1823 +               (0x01 << FLASHCTL_IDCY_S) |
1824 +               (0x07 << FLASHCTL_WST1_S) |
1825 +               (0x07 << FLASHCTL_WST2_S) |
1826 +               (ar231x_read_reg(AR5312_FLASHCTL0) & FLASHCTL_MW);
1827 +
1828 +       ar231x_write_reg(AR5312_FLASHCTL0, ctl);
1829 +
1830 +       /* Disable other flash banks */
1831 +       ar231x_write_reg(AR5312_FLASHCTL1,
1832 +                        ar231x_read_reg(AR5312_FLASHCTL1) &
1833 +                        ~(FLASHCTL_E | FLASHCTL_AC));
1834 +
1835 +       ar231x_write_reg(AR5312_FLASHCTL2,
1836 +                        ar231x_read_reg(AR5312_FLASHCTL2) &
1837 +                        ~(FLASHCTL_E | FLASHCTL_AC));
1838 +
1839 +       return (char *)KSEG1ADDR(AR5312_FLASH + 0x800000);
1840 +}
1841 +
1842 +int __init ar5312_init_devices(void)
1843 +{
1844 +       struct ar231x_boarddata *config;
1845 +       u32 fctl = 0;
1846 +       u8 *c;
1847 +
1848 +       if (!is_5312())
1849 +               return 0;
1850 +
1851 +       /* Locate board/radio config data */
1852 +       ar231x_find_config(ar5312_flash_limit());
1853 +       config = ar231x_board.config;
1854 +
1855 +       /* AR2313 has CPU minor rev. 10 */
1856 +       if ((current_cpu_data.processor_id & 0xff) == 0x0a)
1857 +               ar231x_devtype = DEV_TYPE_AR2313;
1858 +
1859 +       /* AR2312 shares the same Silicon ID as AR5312 */
1860 +       else if (config->flags & BD_ISCASPER)
1861 +               ar231x_devtype = DEV_TYPE_AR2312;
1862 +
1863 +       /* Everything else is probably AR5312 or compatible */
1864 +       else
1865 +               ar231x_devtype = DEV_TYPE_AR5312;
1866 +
1867 +       /* fixup flash width */
1868 +       fctl = ar231x_read_reg(AR5312_FLASHCTL) & FLASHCTL_MW;
1869 +       switch (fctl) {
1870 +       case FLASHCTL_MW16:
1871 +               ar5312_flash_data.width = 2;
1872 +               break;
1873 +       case FLASHCTL_MW8:
1874 +       default:
1875 +               ar5312_flash_data.width = 1;
1876 +               break;
1877 +       }
1878 +
1879 +       platform_device_register(&ar5312_physmap_flash);
1880 +
1881 +#ifdef CONFIG_LEDS_GPIO
1882 +       ar5312_leds[0].gpio = config->sys_led_gpio;
1883 +       platform_device_register(&ar5312_gpio_leds);
1884 +#endif
1885 +
1886 +       /* Fix up MAC addresses if necessary */
1887 +       if (is_broadcast_ether_addr(config->enet0_mac))
1888 +               ether_addr_copy(config->enet0_mac, config->enet1_mac);
1889 +
1890 +       /* If ENET0 and ENET1 have the same mac address,
1891 +        * increment the one from ENET1 */
1892 +       if (ether_addr_equal(config->enet0_mac, config->enet1_mac)) {
1893 +               c = config->enet1_mac + 5;
1894 +               while ((c >= config->enet1_mac) && !(++(*c)))
1895 +                       c--;
1896 +       }
1897 +
1898 +       switch (ar231x_devtype) {
1899 +       case DEV_TYPE_AR5312:
1900 +               ar5312_eth0_data.macaddr = config->enet0_mac;
1901 +               ar231x_add_ethernet(0, AR5312_ENET0, "eth0_mii",
1902 +                                   AR5312_ENET0_MII, AR5312_IRQ_ENET0_INTRS,
1903 +                                   &ar5312_eth0_data);
1904 +
1905 +               ar5312_eth1_data.macaddr = config->enet1_mac;
1906 +               ar231x_add_ethernet(1, AR5312_ENET1, "eth1_mii",
1907 +                                   AR5312_ENET1_MII, AR5312_IRQ_ENET1_INTRS,
1908 +                                   &ar5312_eth1_data);
1909 +
1910 +               if (!ar231x_board.radio)
1911 +                       return 0;
1912 +
1913 +               if (!(config->flags & BD_WLAN0))
1914 +                       break;
1915 +
1916 +               ar231x_add_wmac(0, AR5312_WLAN0, AR5312_IRQ_WLAN0_INTRS);
1917 +               break;
1918 +       /*
1919 +        * AR2312/3 ethernet uses the PHY of ENET0, but the MAC
1920 +        * of ENET1. Atheros calls it 'twisted' for a reason :)
1921 +        */
1922 +       case DEV_TYPE_AR2312:
1923 +       case DEV_TYPE_AR2313:
1924 +               ar5312_eth1_data.reset_phy = ar5312_eth0_data.reset_phy;
1925 +               ar5312_eth1_data.macaddr = config->enet0_mac;
1926 +               ar231x_add_ethernet(1, AR5312_ENET1, "eth0_mii",
1927 +                                   AR5312_ENET0_MII, AR5312_IRQ_ENET1_INTRS,
1928 +                                   &ar5312_eth1_data);
1929 +
1930 +               if (!ar231x_board.radio)
1931 +                       return 0;
1932 +               break;
1933 +       default:
1934 +               break;
1935 +       }
1936 +
1937 +       if (config->flags & BD_WLAN1)
1938 +               ar231x_add_wmac(1, AR5312_WLAN1, AR5312_IRQ_WLAN1_INTRS);
1939 +
1940 +       return 0;
1941 +}
1942 +
1943 +static void ar5312_restart(char *command)
1944 +{
1945 +       /* reset the system */
1946 +       local_irq_disable();
1947 +       while (1)
1948 +               ar231x_write_reg(AR5312_RESET, AR5312_RESET_SYSTEM);
1949 +}
1950 +
1951 +/*
1952 + * This table is indexed by bits 5..4 of the CLOCKCTL1 register
1953 + * to determine the predevisor value.
1954 + */
1955 +static int clockctl1_predivide_table[4] __initdata = { 1, 2, 4, 5 };
1956 +
1957 +static int __init
1958 +ar5312_cpu_frequency(void)
1959 +{
1960 +       unsigned int scratch;
1961 +       unsigned int predivide_mask, predivide_shift;
1962 +       unsigned int multiplier_mask, multiplier_shift;
1963 +       unsigned int clock_ctl1, predivide_select, predivisor, multiplier;
1964 +       unsigned int doubler_mask;
1965 +       u16 devid;
1966 +
1967 +       /* Trust the bootrom's idea of cpu frequency. */
1968 +       scratch = ar231x_read_reg(AR5312_SCRATCH);
1969 +       if (scratch)
1970 +               return scratch;
1971 +
1972 +       devid = ar231x_read_reg(AR5312_REV);
1973 +       devid &= AR5312_REV_MAJ;
1974 +       devid >>= AR5312_REV_MAJ_S;
1975 +       if (devid == AR5312_REV_MAJ_AR2313) {
1976 +               predivide_mask = AR2313_CLOCKCTL1_PREDIVIDE_MASK;
1977 +               predivide_shift = AR2313_CLOCKCTL1_PREDIVIDE_SHIFT;
1978 +               multiplier_mask = AR2313_CLOCKCTL1_MULTIPLIER_MASK;
1979 +               multiplier_shift = AR2313_CLOCKCTL1_MULTIPLIER_SHIFT;
1980 +               doubler_mask = AR2313_CLOCKCTL1_DOUBLER_MASK;
1981 +       } else { /* AR5312 and AR2312 */
1982 +               predivide_mask = AR5312_CLOCKCTL1_PREDIVIDE_MASK;
1983 +               predivide_shift = AR5312_CLOCKCTL1_PREDIVIDE_SHIFT;
1984 +               multiplier_mask = AR5312_CLOCKCTL1_MULTIPLIER_MASK;
1985 +               multiplier_shift = AR5312_CLOCKCTL1_MULTIPLIER_SHIFT;
1986 +               doubler_mask = AR5312_CLOCKCTL1_DOUBLER_MASK;
1987 +       }
1988 +
1989 +       /*
1990 +        * Clocking is derived from a fixed 40MHz input clock.
1991 +        *
1992 +        *  cpu_freq = input_clock * MULT (where MULT is PLL multiplier)
1993 +        *  sys_freq = cpu_freq / 4       (used for APB clock, serial,
1994 +        *                                 flash, Timer, Watchdog Timer)
1995 +        *
1996 +        *  cnt_freq = cpu_freq / 2        (use for CPU count/compare)
1997 +        *
1998 +        * So, for example, with a PLL multiplier of 5, we have
1999 +        *
2000 +        *  cpu_freq = 200MHz
2001 +        *  sys_freq = 50MHz
2002 +        *  cnt_freq = 100MHz
2003 +        *
2004 +        * We compute the CPU frequency, based on PLL settings.
2005 +        */
2006 +
2007 +       clock_ctl1 = ar231x_read_reg(AR5312_CLOCKCTL1);
2008 +       predivide_select = (clock_ctl1 & predivide_mask) >> predivide_shift;
2009 +       predivisor = clockctl1_predivide_table[predivide_select];
2010 +       multiplier = (clock_ctl1 & multiplier_mask) >> multiplier_shift;
2011 +
2012 +       if (clock_ctl1 & doubler_mask)
2013 +               multiplier = multiplier << 1;
2014 +
2015 +       return (40000000 / predivisor) * multiplier;
2016 +}
2017 +
2018 +static inline int
2019 +ar5312_sys_frequency(void)
2020 +{
2021 +       return ar5312_cpu_frequency() / 4;
2022 +}
2023 +
2024 +void __init
2025 +ar5312_time_init(void)
2026 +{
2027 +       if (!is_5312())
2028 +               return;
2029 +
2030 +       mips_hpt_frequency = ar5312_cpu_frequency() / 2;
2031 +}
2032 +
2033 +static int __init
2034 +ar5312_gpio_init(void)
2035 +{
2036 +       int ret = gpiochip_add(&ar5312_gpio_chip);
2037 +
2038 +       if (ret) {
2039 +               pr_err("%s: failed to add gpiochip\n", ar5312_gpio_chip.label);
2040 +               return ret;
2041 +       }
2042 +       pr_info("%s: registered %d GPIOs\n", ar5312_gpio_chip.label,
2043 +               ar5312_gpio_chip.ngpio);
2044 +       return ret;
2045 +}
2046 +
2047 +void __init
2048 +ar5312_prom_init(void)
2049 +{
2050 +       u32 memsize, memcfg, bank0AC, bank1AC;
2051 +       u32 devid;
2052 +
2053 +       if (!is_5312())
2054 +               return;
2055 +
2056 +       /* Detect memory size */
2057 +       memcfg = ar231x_read_reg(AR5312_MEM_CFG1);
2058 +       bank0AC = (memcfg & MEM_CFG1_AC0) >> MEM_CFG1_AC0_S;
2059 +       bank1AC = (memcfg & MEM_CFG1_AC1) >> MEM_CFG1_AC1_S;
2060 +       memsize = (bank0AC ? (1 << (bank0AC+1)) : 0) +
2061 +                 (bank1AC ? (1 << (bank1AC+1)) : 0);
2062 +       memsize <<= 20;
2063 +       add_memory_region(0, memsize, BOOT_MEM_RAM);
2064 +
2065 +       devid = ar231x_read_reg(AR5312_REV);
2066 +       devid >>= AR5312_REV_WMAC_MIN_S;
2067 +       devid &= AR5312_REV_CHIP;
2068 +       ar231x_board.devid = (u16)devid;
2069 +       ar5312_gpio_init();
2070 +}
2071 +
2072 +void __init
2073 +ar5312_plat_setup(void)
2074 +{
2075 +       if (!is_5312())
2076 +               return;
2077 +
2078 +       /* Clear any lingering AHB errors */
2079 +       ar231x_read_reg(AR5312_PROCADDR);
2080 +       ar231x_read_reg(AR5312_DMAADDR);
2081 +       ar231x_write_reg(AR5312_WD_CTRL, AR5312_WD_CTRL_IGNORE_EXPIRATION);
2082 +
2083 +       _machine_restart = ar5312_restart;
2084 +       ar231x_serial_setup(AR5312_UART0, AR5312_MISC_IRQ_UART0,
2085 +                           ar5312_sys_frequency());
2086 +}
2087 +
2088 --- /dev/null
2089 +++ b/arch/mips/ar231x/ar2315.c
2090 @@ -0,0 +1,556 @@
2091 +/*
2092 + * This file is subject to the terms and conditions of the GNU General Public
2093 + * License.  See the file "COPYING" in the main directory of this archive
2094 + * for more details.
2095 + *
2096 + * Copyright (C) 2003 Atheros Communications, Inc.,  All Rights Reserved.
2097 + * Copyright (C) 2006 FON Technology, SL.
2098 + * Copyright (C) 2006 Imre Kaloz <kaloz@openwrt.org>
2099 + * Copyright (C) 2006 Felix Fietkau <nbd@openwrt.org>
2100 + * Copyright (C) 2012 Alexandros C. Couloumbis <alex@ozo.com>
2101 + */
2102 +
2103 +/*
2104 + * Platform devices for Atheros SoCs
2105 + */
2106 +
2107 +#include <generated/autoconf.h>
2108 +#include <linux/init.h>
2109 +#include <linux/module.h>
2110 +#include <linux/types.h>
2111 +#include <linux/string.h>
2112 +#include <linux/platform_device.h>
2113 +#include <linux/kernel.h>
2114 +#include <linux/reboot.h>
2115 +#include <linux/delay.h>
2116 +#include <linux/leds.h>
2117 +#include <linux/gpio.h>
2118 +#include <asm/bootinfo.h>
2119 +#include <asm/reboot.h>
2120 +#include <asm/time.h>
2121 +#include <linux/irq.h>
2122 +#include <linux/io.h>
2123 +
2124 +#include <ar231x_platform.h>
2125 +#include <ar2315_regs.h>
2126 +#include <ar231x.h>
2127 +#include "devices.h"
2128 +#include "ar2315.h"
2129 +
2130 +static u32 gpiointmask, gpiointval;
2131 +
2132 +static void ar2315_gpio_irq_handler(unsigned irq, struct irq_desc *desc)
2133 +{
2134 +       u32 pend;
2135 +       int bit = -1;
2136 +
2137 +       /* only do one gpio interrupt at a time */
2138 +       pend = (ar231x_read_reg(AR2315_GPIO_DI) ^ gpiointval) & gpiointmask;
2139 +
2140 +       if (pend) {
2141 +               bit = fls(pend) - 1;
2142 +               pend &= ~(1 << bit);
2143 +               gpiointval ^= (1 << bit);
2144 +       }
2145 +
2146 +       if (!pend)
2147 +               ar231x_write_reg(AR2315_ISR, AR2315_ISR_GPIO);
2148 +
2149 +       /* Enable interrupt with edge detection */
2150 +       if ((ar231x_read_reg(AR2315_GPIO_DIR) & AR2315_GPIO_DIR_M(bit)) !=
2151 +           AR2315_GPIO_DIR_I(bit))
2152 +               return;
2153 +
2154 +       if (bit >= 0)
2155 +               do_IRQ(AR231X_GPIO_IRQ_BASE + bit);
2156 +}
2157 +
2158 +static void ar2315_misc_irq_handler(unsigned irq, struct irq_desc *desc)
2159 +{
2160 +       unsigned int misc_intr = ar231x_read_reg(AR2315_ISR) &
2161 +                                ar231x_read_reg(AR2315_IMR);
2162 +
2163 +       if (misc_intr & AR2315_ISR_SPI)
2164 +               do_IRQ(AR2315_MISC_IRQ_SPI);
2165 +       else if (misc_intr & AR2315_ISR_TIMER)
2166 +               do_IRQ(AR2315_MISC_IRQ_TIMER);
2167 +       else if (misc_intr & AR2315_ISR_AHB)
2168 +               do_IRQ(AR2315_MISC_IRQ_AHB);
2169 +       else if (misc_intr & AR2315_ISR_GPIO)
2170 +               do_IRQ(AR2315_MISC_IRQ_GPIO);
2171 +       else if (misc_intr & AR2315_ISR_UART0)
2172 +               do_IRQ(AR2315_MISC_IRQ_UART0);
2173 +       else if (misc_intr & AR2315_ISR_WD) {
2174 +               ar231x_write_reg(AR2315_ISR, AR2315_ISR_WD);
2175 +               do_IRQ(AR2315_MISC_IRQ_WATCHDOG);
2176 +       } else
2177 +               do_IRQ(AR2315_MISC_IRQ_NONE);
2178 +}
2179 +
2180 +/*
2181 + * Called when an interrupt is received, this function
2182 + * determines exactly which interrupt it was, and it
2183 + * invokes the appropriate handler.
2184 + *
2185 + * Implicitly, we also define interrupt priority by
2186 + * choosing which to dispatch first.
2187 + */
2188 +static asmlinkage void
2189 +ar2315_irq_dispatch(void)
2190 +{
2191 +       int pending = read_c0_status() & read_c0_cause();
2192 +
2193 +       if (pending & CAUSEF_IP3)
2194 +               do_IRQ(AR2315_IRQ_WLAN0_INTRS);
2195 +       else if (pending & CAUSEF_IP4)
2196 +               do_IRQ(AR2315_IRQ_ENET0_INTRS);
2197 +       else if (pending & CAUSEF_IP2)
2198 +               do_IRQ(AR2315_IRQ_MISC_INTRS);
2199 +       else if (pending & CAUSEF_IP7)
2200 +               do_IRQ(AR231X_IRQ_CPU_CLOCK);
2201 +}
2202 +
2203 +static void ar2315_set_gpiointmask(int gpio, int level)
2204 +{
2205 +       u32 reg;
2206 +
2207 +       reg = ar231x_read_reg(AR2315_GPIO_INT);
2208 +       reg &= ~(AR2315_GPIO_INT_M | AR2315_GPIO_INT_LVL_M);
2209 +       reg |= gpio | AR2315_GPIO_INT_LVL(level);
2210 +       ar231x_write_reg(AR2315_GPIO_INT, reg);
2211 +}
2212 +
2213 +static void ar2315_gpio_irq_unmask(struct irq_data *d)
2214 +{
2215 +       unsigned int gpio = d->irq - AR231X_GPIO_IRQ_BASE;
2216 +
2217 +       /* Enable interrupt with edge detection */
2218 +       if ((ar231x_read_reg(AR2315_GPIO_DIR) & AR2315_GPIO_DIR_M(gpio)) !=
2219 +           AR2315_GPIO_DIR_I(gpio))
2220 +               return;
2221 +
2222 +       gpiointmask |= (1 << gpio);
2223 +       ar2315_set_gpiointmask(gpio, 3);
2224 +}
2225 +
2226 +static void ar2315_gpio_irq_mask(struct irq_data *d)
2227 +{
2228 +       unsigned int gpio = d->irq - AR231X_GPIO_IRQ_BASE;
2229 +
2230 +       /* Disable interrupt */
2231 +       gpiointmask &= ~(1 << gpio);
2232 +       ar2315_set_gpiointmask(gpio, 0);
2233 +}
2234 +
2235 +static struct irq_chip ar2315_gpio_irq_chip = {
2236 +       .name           = "AR2315-GPIO",
2237 +       .irq_unmask     = ar2315_gpio_irq_unmask,
2238 +       .irq_mask       = ar2315_gpio_irq_mask,
2239 +};
2240 +
2241 +static void
2242 +ar2315_misc_irq_unmask(struct irq_data *d)
2243 +{
2244 +       unsigned int imr;
2245 +
2246 +       imr = ar231x_read_reg(AR2315_IMR);
2247 +       imr |= 1 << (d->irq - AR231X_MISC_IRQ_BASE - 1);
2248 +       ar231x_write_reg(AR2315_IMR, imr);
2249 +}
2250 +
2251 +static void
2252 +ar2315_misc_irq_mask(struct irq_data *d)
2253 +{
2254 +       unsigned int imr;
2255 +
2256 +       imr = ar231x_read_reg(AR2315_IMR);
2257 +       imr &= ~(1 << (d->irq - AR231X_MISC_IRQ_BASE - 1));
2258 +       ar231x_write_reg(AR2315_IMR, imr);
2259 +}
2260 +
2261 +static struct irq_chip ar2315_misc_irq_chip = {
2262 +       .name           = "AR2315-MISC",
2263 +       .irq_unmask     = ar2315_misc_irq_unmask,
2264 +       .irq_mask       = ar2315_misc_irq_mask,
2265 +};
2266 +
2267 +static irqreturn_t ar2315_ahb_proc_handler(int cpl, void *dev_id)
2268 +{
2269 +       ar231x_write_reg(AR2315_AHB_ERR0, AHB_ERROR_DET);
2270 +       ar231x_read_reg(AR2315_AHB_ERR1);
2271 +
2272 +       pr_emerg("AHB fatal error\n");
2273 +       machine_restart("AHB error"); /* Catastrophic failure */
2274 +
2275 +       return IRQ_HANDLED;
2276 +}
2277 +
2278 +static struct irqaction ar2315_ahb_proc_interrupt  = {
2279 +       .handler        = ar2315_ahb_proc_handler,
2280 +       .name           = "ar2315_ahb_proc_interrupt",
2281 +};
2282 +
2283 +void
2284 +ar2315_irq_init(void)
2285 +{
2286 +       int i;
2287 +
2288 +       if (!is_2315())
2289 +               return;
2290 +
2291 +       ar231x_irq_dispatch = ar2315_irq_dispatch;
2292 +       gpiointval = ar231x_read_reg(AR2315_GPIO_DI);
2293 +       for (i = 0; i < AR2315_MISC_IRQ_COUNT; i++) {
2294 +               int irq = AR231X_MISC_IRQ_BASE + i;
2295 +
2296 +               irq_set_chip_and_handler(irq, &ar2315_misc_irq_chip,
2297 +                                        handle_level_irq);
2298 +       }
2299 +       for (i = 0; i < AR2315_NUM_GPIO; i++) {
2300 +               int irq = AR231X_GPIO_IRQ_BASE + i;
2301 +
2302 +               irq_set_chip_and_handler(irq, &ar2315_gpio_irq_chip,
2303 +                                        handle_level_irq);
2304 +       }
2305 +       irq_set_chained_handler(AR2315_MISC_IRQ_GPIO, ar2315_gpio_irq_handler);
2306 +       setup_irq(AR2315_MISC_IRQ_AHB, &ar2315_ahb_proc_interrupt);
2307 +       irq_set_chained_handler(AR2315_IRQ_MISC_INTRS, ar2315_misc_irq_handler);
2308 +}
2309 +
2310 +/*
2311 + * gpiolib implementation
2312 + */
2313 +static int
2314 +ar2315_gpio_get_value(struct gpio_chip *chip, unsigned gpio)
2315 +{
2316 +       return (ar231x_read_reg(AR2315_GPIO_DI) >> gpio) & 1;
2317 +}
2318 +
2319 +static void
2320 +ar2315_gpio_set_value(struct gpio_chip *chip, unsigned gpio, int value)
2321 +{
2322 +       u32 reg = ar231x_read_reg(AR2315_GPIO_DO);
2323 +
2324 +       reg = value ? reg | (1 << gpio) : reg & ~(1 << gpio);
2325 +       ar231x_write_reg(AR2315_GPIO_DO, reg);
2326 +}
2327 +
2328 +static int
2329 +ar2315_gpio_direction_input(struct gpio_chip *chip, unsigned gpio)
2330 +{
2331 +       ar231x_mask_reg(AR2315_GPIO_DIR, 1 << gpio, 0);
2332 +       return 0;
2333 +}
2334 +
2335 +static int
2336 +ar2315_gpio_direction_output(struct gpio_chip *chip, unsigned gpio, int value)
2337 +{
2338 +       ar231x_mask_reg(AR2315_GPIO_DIR, 0, 1 << gpio);
2339 +       ar2315_gpio_set_value(chip, gpio, value);
2340 +       return 0;
2341 +}
2342 +
2343 +static struct gpio_chip ar2315_gpio_chip = {
2344 +       .label                  = "ar2315-gpio",
2345 +       .direction_input        = ar2315_gpio_direction_input,
2346 +       .direction_output       = ar2315_gpio_direction_output,
2347 +       .set                    = ar2315_gpio_set_value,
2348 +       .get                    = ar2315_gpio_get_value,
2349 +       .base                   = 0,
2350 +       .ngpio                  = AR2315_NUM_GPIO, /* 22 */
2351 +};
2352 +
2353 +/* end of gpiolib */
2354 +
2355 +static void ar2315_device_reset_set(u32 mask)
2356 +{
2357 +       u32 val;
2358 +
2359 +       val = ar231x_read_reg(AR2315_RESET);
2360 +       ar231x_write_reg(AR2315_RESET, val | mask);
2361 +}
2362 +
2363 +static void ar2315_device_reset_clear(u32 mask)
2364 +{
2365 +       u32 val;
2366 +
2367 +       val = ar231x_read_reg(AR2315_RESET);
2368 +       ar231x_write_reg(AR2315_RESET, val & ~mask);
2369 +}
2370 +
2371 +static struct ar231x_eth ar2315_eth_data = {
2372 +       .reset_set = ar2315_device_reset_set,
2373 +       .reset_clear = ar2315_device_reset_clear,
2374 +       .reset_mac = AR2315_RESET_ENET0,
2375 +       .reset_phy = AR2315_RESET_EPHY0,
2376 +       .config = &ar231x_board,
2377 +};
2378 +
2379 +static struct resource ar2315_spiflash_res[] = {
2380 +       {
2381 +               .name = "spiflash_read",
2382 +               .flags = IORESOURCE_MEM,
2383 +               .start = AR2315_SPI_READ,
2384 +               .end = AR2315_SPI_READ + 0x1000000 - 1,
2385 +       },
2386 +       {
2387 +               .name = "spiflash_mmr",
2388 +               .flags = IORESOURCE_MEM,
2389 +               .start = AR2315_SPI_MMR,
2390 +               .end = AR2315_SPI_MMR + 12 - 1,
2391 +       },
2392 +};
2393 +
2394 +static struct platform_device ar2315_spiflash = {
2395 +       .id = 0,
2396 +       .name = "ar2315-spiflash",
2397 +       .resource = ar2315_spiflash_res,
2398 +       .num_resources = ARRAY_SIZE(ar2315_spiflash_res)
2399 +};
2400 +
2401 +static struct resource ar2315_wdt_res[] = {
2402 +       {
2403 +               .flags = IORESOURCE_MEM,
2404 +               .start = AR2315_WD,
2405 +               .end = AR2315_WD + 8 - 1,
2406 +       },
2407 +       {
2408 +               .flags = IORESOURCE_IRQ,
2409 +               .start = AR2315_MISC_IRQ_WATCHDOG,
2410 +               .end = AR2315_MISC_IRQ_WATCHDOG,
2411 +       }
2412 +};
2413 +
2414 +static struct platform_device ar2315_wdt = {
2415 +       .id = 0,
2416 +       .name = "ar2315-wdt",
2417 +       .resource = ar2315_wdt_res,
2418 +       .num_resources = ARRAY_SIZE(ar2315_wdt_res)
2419 +};
2420 +
2421 +/*
2422 + * NB: We use mapping size that is larger than the actual flash size,
2423 + * but this shouldn't be a problem here, because the flash will simply
2424 + * be mapped multiple times.
2425 + */
2426 +static u8 __init *ar2315_flash_limit(void)
2427 +{
2428 +       return (u8 *)KSEG1ADDR(ar2315_spiflash_res[0].end + 1);
2429 +}
2430 +
2431 +#ifdef CONFIG_LEDS_GPIO
2432 +static struct gpio_led ar2315_leds[6];
2433 +static struct gpio_led_platform_data ar2315_led_data = {
2434 +       .leds = (void *)ar2315_leds,
2435 +};
2436 +
2437 +static struct platform_device ar2315_gpio_leds = {
2438 +       .name = "leds-gpio",
2439 +       .id = -1,
2440 +       .dev = {
2441 +               .platform_data = (void *)&ar2315_led_data,
2442 +       }
2443 +};
2444 +
2445 +static void __init
2446 +ar2315_init_gpio_leds(void)
2447 +{
2448 +       static char led_names[6][6];
2449 +       int i, led = 0;
2450 +
2451 +       ar2315_led_data.num_leds = 0;
2452 +       for (i = 1; i < 8; i++) {
2453 +               if ((i == AR2315_RESET_GPIO) ||
2454 +                   (i == ar231x_board.config->reset_config_gpio))
2455 +                       continue;
2456 +
2457 +               if (i == ar231x_board.config->sys_led_gpio)
2458 +                       strcpy(led_names[led], "wlan");
2459 +               else
2460 +                       sprintf(led_names[led], "gpio%d", i);
2461 +
2462 +               ar2315_leds[led].name = led_names[led];
2463 +               ar2315_leds[led].gpio = i;
2464 +               ar2315_leds[led].active_low = 0;
2465 +               led++;
2466 +       }
2467 +       ar2315_led_data.num_leds = led;
2468 +       platform_device_register(&ar2315_gpio_leds);
2469 +}
2470 +#else
2471 +static inline void ar2315_init_gpio_leds(void)
2472 +{
2473 +}
2474 +#endif
2475 +
2476 +int __init
2477 +ar2315_init_devices(void)
2478 +{
2479 +       if (!is_2315())
2480 +               return 0;
2481 +
2482 +       /* Find board configuration */
2483 +       ar231x_find_config(ar2315_flash_limit());
2484 +       ar2315_eth_data.macaddr = ar231x_board.config->enet0_mac;
2485 +
2486 +       ar2315_init_gpio_leds();
2487 +       platform_device_register(&ar2315_wdt);
2488 +       platform_device_register(&ar2315_spiflash);
2489 +       ar231x_add_ethernet(0, AR2315_ENET0, "eth0_mii", AR2315_ENET0_MII,
2490 +                           AR2315_IRQ_ENET0_INTRS, &ar2315_eth_data);
2491 +       ar231x_add_wmac(0, AR2315_WLAN0, AR2315_IRQ_WLAN0_INTRS);
2492 +
2493 +       return 0;
2494 +}
2495 +
2496 +static void
2497 +ar2315_restart(char *command)
2498 +{
2499 +       void (*mips_reset_vec)(void) = (void *)0xbfc00000;
2500 +
2501 +       local_irq_disable();
2502 +
2503 +       /* try reset the system via reset control */
2504 +       ar231x_write_reg(AR2315_COLD_RESET, AR2317_RESET_SYSTEM);
2505 +
2506 +       /* Cold reset does not work on the AR2315/6, use the GPIO reset bits
2507 +        * a workaround. Give it some time to attempt a gpio based hardware
2508 +        * reset (atheros reference design workaround) */
2509 +       gpio_request_one(AR2315_RESET_GPIO, GPIOF_OUT_INIT_LOW, "Reset");
2510 +       mdelay(100);
2511 +
2512 +       /* Some boards (e.g. Senao EOC-2610) don't implement the reset logic
2513 +        * workaround. Attempt to jump to the mips reset location -
2514 +        * the boot loader itself might be able to recover the system */
2515 +       mips_reset_vec();
2516 +}
2517 +
2518 +/*
2519 + * This table is indexed by bits 5..4 of the CLOCKCTL1 register
2520 + * to determine the predevisor value.
2521 + */
2522 +static int clockctl1_predivide_table[4] __initdata = { 1, 2, 4, 5 };
2523 +static int pllc_divide_table[5] __initdata = { 2, 3, 4, 6, 3 };
2524 +
2525 +static unsigned int __init
2526 +ar2315_sys_clk(unsigned int clock_ctl)
2527 +{
2528 +       unsigned int pllc_ctrl, cpu_div;
2529 +       unsigned int pllc_out, refdiv, fdiv, divby2;
2530 +       unsigned int clk_div;
2531 +
2532 +       pllc_ctrl = ar231x_read_reg(AR2315_PLLC_CTL);
2533 +       refdiv = (pllc_ctrl & PLLC_REF_DIV_M) >> PLLC_REF_DIV_S;
2534 +       refdiv = clockctl1_predivide_table[refdiv];
2535 +       fdiv = (pllc_ctrl & PLLC_FDBACK_DIV_M) >> PLLC_FDBACK_DIV_S;
2536 +       divby2 = (pllc_ctrl & PLLC_ADD_FDBACK_DIV_M) >> PLLC_ADD_FDBACK_DIV_S;
2537 +       divby2 += 1;
2538 +       pllc_out = (40000000/refdiv)*(2*divby2)*fdiv;
2539 +
2540 +       /* clkm input selected */
2541 +       switch (clock_ctl & CPUCLK_CLK_SEL_M) {
2542 +       case 0:
2543 +       case 1:
2544 +               clk_div = pllc_divide_table[(pllc_ctrl & PLLC_CLKM_DIV_M) >>
2545 +                         PLLC_CLKM_DIV_S];
2546 +               break;
2547 +       case 2:
2548 +               clk_div = pllc_divide_table[(pllc_ctrl & PLLC_CLKC_DIV_M) >>
2549 +                         PLLC_CLKC_DIV_S];
2550 +               break;
2551 +       default:
2552 +               pllc_out = 40000000;
2553 +               clk_div = 1;
2554 +               break;
2555 +       }
2556 +
2557 +       cpu_div = (clock_ctl & CPUCLK_CLK_DIV_M) >> CPUCLK_CLK_DIV_S;
2558 +       cpu_div = cpu_div * 2 ?: 1;
2559 +
2560 +       return pllc_out / (clk_div * cpu_div);
2561 +}
2562 +
2563 +static inline unsigned int
2564 +ar2315_cpu_frequency(void)
2565 +{
2566 +       return ar2315_sys_clk(ar231x_read_reg(AR2315_CPUCLK));
2567 +}
2568 +
2569 +static inline unsigned int
2570 +ar2315_apb_frequency(void)
2571 +{
2572 +       return ar2315_sys_clk(ar231x_read_reg(AR2315_AMBACLK));
2573 +}
2574 +
2575 +void __init
2576 +ar2315_time_init(void)
2577 +{
2578 +       if (!is_2315())
2579 +               return;
2580 +
2581 +       mips_hpt_frequency = ar2315_cpu_frequency() / 2;
2582 +}
2583 +
2584 +static int __init
2585 +ar2315_gpio_init(void)
2586 +{
2587 +       int ret = gpiochip_add(&ar2315_gpio_chip);
2588 +
2589 +       if (ret) {
2590 +               pr_err("%s: failed to add gpiochip\n", ar2315_gpio_chip.label);
2591 +               return ret;
2592 +       }
2593 +       pr_info("%s: registered %d GPIOs\n", ar2315_gpio_chip.label,
2594 +               ar2315_gpio_chip.ngpio);
2595 +       return ret;
2596 +}
2597 +
2598 +void __init
2599 +ar2315_prom_init(void)
2600 +{
2601 +       u32 memsize, memcfg, devid;
2602 +
2603 +       if (!is_2315())
2604 +               return;
2605 +
2606 +       memcfg = ar231x_read_reg(AR2315_MEM_CFG);
2607 +       memsize   = 1 + ((memcfg & SDRAM_DATA_WIDTH_M) >> SDRAM_DATA_WIDTH_S);
2608 +       memsize <<= 1 + ((memcfg & SDRAM_COL_WIDTH_M) >> SDRAM_COL_WIDTH_S);
2609 +       memsize <<= 1 + ((memcfg & SDRAM_ROW_WIDTH_M) >> SDRAM_ROW_WIDTH_S);
2610 +       memsize <<= 3;
2611 +       add_memory_region(0, memsize, BOOT_MEM_RAM);
2612 +
2613 +       /* Detect the hardware based on the device ID */
2614 +       devid = ar231x_read_reg(AR2315_SREV) & AR2315_REV_CHIP;
2615 +       switch (devid) {
2616 +       case 0x90:
2617 +       case 0x91:
2618 +               ar231x_devtype = DEV_TYPE_AR2317;
2619 +               break;
2620 +       default:
2621 +               ar231x_devtype = DEV_TYPE_AR2315;
2622 +               break;
2623 +       }
2624 +       ar2315_gpio_init();
2625 +       ar231x_board.devid = devid;
2626 +}
2627 +
2628 +void __init
2629 +ar2315_plat_setup(void)
2630 +{
2631 +       u32 config;
2632 +
2633 +       if (!is_2315())
2634 +               return;
2635 +
2636 +       /* Clear any lingering AHB errors */
2637 +       config = read_c0_config();
2638 +       write_c0_config(config & ~0x3);
2639 +       ar231x_write_reg(AR2315_AHB_ERR0, AHB_ERROR_DET);
2640 +       ar231x_read_reg(AR2315_AHB_ERR1);
2641 +       ar231x_write_reg(AR2315_WDC, AR2315_WDC_IGNORE_EXPIRATION);
2642 +
2643 +       _machine_restart = ar2315_restart;
2644 +       ar231x_serial_setup(AR2315_UART0, AR2315_MISC_IRQ_UART0,
2645 +                           ar2315_apb_frequency());
2646 +}
2647 --- /dev/null
2648 +++ b/arch/mips/ar231x/ar2315.h
2649 @@ -0,0 +1,37 @@
2650 +#ifndef __AR2315_H
2651 +#define __AR2315_H
2652 +
2653 +#ifdef CONFIG_ATHEROS_AR2315
2654 +
2655 +void ar2315_irq_init(void);
2656 +int ar2315_init_devices(void);
2657 +void ar2315_prom_init(void);
2658 +void ar2315_plat_setup(void);
2659 +void ar2315_time_init(void);
2660 +
2661 +#else
2662 +
2663 +static inline void ar2315_irq_init(void)
2664 +{
2665 +}
2666 +
2667 +static inline int ar2315_init_devices(void)
2668 +{
2669 +       return 0;
2670 +}
2671 +
2672 +static inline void ar2315_prom_init(void)
2673 +{
2674 +}
2675 +
2676 +static inline void ar2315_plat_setup(void)
2677 +{
2678 +}
2679 +
2680 +static inline void ar2315_time_init(void)
2681 +{
2682 +}
2683 +
2684 +#endif
2685 +
2686 +#endif
2687 --- /dev/null
2688 +++ b/arch/mips/ar231x/ar5312.h
2689 @@ -0,0 +1,37 @@
2690 +#ifndef __AR5312_H
2691 +#define __AR5312_H
2692 +
2693 +#ifdef CONFIG_ATHEROS_AR5312
2694 +
2695 +void ar5312_irq_init(void);
2696 +int ar5312_init_devices(void);
2697 +void ar5312_prom_init(void);
2698 +void ar5312_plat_setup(void);
2699 +void ar5312_time_init(void);
2700 +
2701 +#else
2702 +
2703 +static inline void ar5312_irq_init(void)
2704 +{
2705 +}
2706 +
2707 +static inline int ar5312_init_devices(void)
2708 +{
2709 +       return 0;
2710 +}
2711 +
2712 +static inline void ar5312_prom_init(void)
2713 +{
2714 +}
2715 +
2716 +static inline void ar5312_plat_setup(void)
2717 +{
2718 +}
2719 +
2720 +static inline void ar5312_time_init(void)
2721 +{
2722 +}
2723 +
2724 +#endif
2725 +
2726 +#endif
2727 --- /dev/null
2728 +++ b/arch/mips/include/asm/mach-ar231x/ar231x.h
2729 @@ -0,0 +1,43 @@
2730 +#ifndef __ASM_MACH_AR231X_H
2731 +#define __ASM_MACH_AR231X_H
2732 +
2733 +#include <linux/types.h>
2734 +#include <linux/io.h>
2735 +
2736 +#define AR231X_MISC_IRQ_BASE           0x20
2737 +#define AR231X_GPIO_IRQ_BASE           0x30
2738 +
2739 +/* Software's idea of interrupts handled by "CPU Interrupt Controller" */
2740 +#define AR231X_IRQ_NONE                (MIPS_CPU_IRQ_BASE+0)
2741 +#define AR231X_IRQ_CPU_CLOCK   (MIPS_CPU_IRQ_BASE+7) /* C0_CAUSE: 0x8000 */
2742 +
2743 +/* GPIO Interrupts, share ARXXXX_MISC_IRQ_GPIO */
2744 +#define AR231X_GPIO_IRQ_NONE            (AR231X_GPIO_IRQ_BASE+0)
2745 +#define AR231X_GPIO_IRQ(n)              (AR231X_GPIO_IRQ_BASE+n)
2746 +
2747 +static inline u32
2748 +ar231x_read_reg(u32 reg)
2749 +{
2750 +       return __raw_readl((void __iomem *)KSEG1ADDR(reg));
2751 +}
2752 +
2753 +static inline void
2754 +ar231x_write_reg(u32 reg, u32 val)
2755 +{
2756 +       __raw_writel(val, (void __iomem *)KSEG1ADDR(reg));
2757 +}
2758 +
2759 +static inline u32
2760 +ar231x_mask_reg(u32 reg, u32 mask, u32 val)
2761 +{
2762 +       u32 ret;
2763 +
2764 +       ret = ar231x_read_reg(reg);
2765 +       ret &= ~mask;
2766 +       ret |= val;
2767 +       ar231x_write_reg(reg, ret);
2768 +
2769 +       return ret;
2770 +}
2771 +
2772 +#endif /* __ASM_MACH_AR231X_H */
2773 --- /dev/null
2774 +++ b/arch/mips/ar231x/devices.h
2775 @@ -0,0 +1,38 @@
2776 +#ifndef __AR231X_DEVICES_H
2777 +#define __AR231X_DEVICES_H
2778 +
2779 +enum {
2780 +       /* handled by ar5312.c */
2781 +       DEV_TYPE_AR2312,
2782 +       DEV_TYPE_AR2313,
2783 +       DEV_TYPE_AR5312,
2784 +
2785 +       /* handled by ar2315.c */
2786 +       DEV_TYPE_AR2315,
2787 +       DEV_TYPE_AR2316,
2788 +       DEV_TYPE_AR2317,
2789 +
2790 +       DEV_TYPE_UNKNOWN
2791 +};
2792 +
2793 +extern int ar231x_devtype;
2794 +extern struct ar231x_board_config ar231x_board;
2795 +extern asmlinkage void (*ar231x_irq_dispatch)(void);
2796 +
2797 +int ar231x_find_config(u8 *flash_limit);
2798 +void ar231x_serial_setup(u32 mapbase, int irq, unsigned int uartclk);
2799 +int ar231x_add_wmac(int nr, u32 base, int irq);
2800 +int ar231x_add_ethernet(int nr, u32 base, const char *mii_name, u32 mii_base,
2801 +                       int irq, void *pdata);
2802 +
2803 +static inline bool is_2315(void)
2804 +{
2805 +       return (current_cpu_data.cputype == CPU_4KEC);
2806 +}
2807 +
2808 +static inline bool is_5312(void)
2809 +{
2810 +       return !is_2315();
2811 +}
2812 +
2813 +#endif
2814 --- /dev/null
2815 +++ b/arch/mips/ar231x/devices.c
2816 @@ -0,0 +1,180 @@
2817 +#include <linux/kernel.h>
2818 +#include <linux/init.h>
2819 +#include <linux/serial.h>
2820 +#include <linux/serial_core.h>
2821 +#include <linux/serial_8250.h>
2822 +#include <linux/platform_device.h>
2823 +#include <asm/bootinfo.h>
2824 +
2825 +#include <ar231x_platform.h>
2826 +#include <ar231x.h>
2827 +#include "devices.h"
2828 +#include "ar5312.h"
2829 +#include "ar2315.h"
2830 +
2831 +struct ar231x_board_config ar231x_board;
2832 +int ar231x_devtype = DEV_TYPE_UNKNOWN;
2833 +
2834 +static struct resource ar231x_eth0_res[] = {
2835 +       {
2836 +               .name = "eth0_membase",
2837 +               .flags = IORESOURCE_MEM,
2838 +       },
2839 +       {
2840 +               .name = "eth0_mii",
2841 +               .flags = IORESOURCE_MEM,
2842 +       },
2843 +       {
2844 +               .name = "eth0_irq",
2845 +               .flags = IORESOURCE_IRQ,
2846 +       }
2847 +};
2848 +
2849 +static struct resource ar231x_eth1_res[] = {
2850 +       {
2851 +               .name = "eth1_membase",
2852 +               .flags = IORESOURCE_MEM,
2853 +       },
2854 +       {
2855 +               .name = "eth1_mii",
2856 +               .flags = IORESOURCE_MEM,
2857 +       },
2858 +       {
2859 +               .name = "eth1_irq",
2860 +               .flags = IORESOURCE_IRQ,
2861 +       }
2862 +};
2863 +
2864 +static struct platform_device ar231x_eth[] = {
2865 +       {
2866 +               .id = 0,
2867 +               .name = "ar231x-eth",
2868 +               .resource = ar231x_eth0_res,
2869 +               .num_resources = ARRAY_SIZE(ar231x_eth0_res)
2870 +       },
2871 +       {
2872 +               .id = 1,
2873 +               .name = "ar231x-eth",
2874 +               .resource = ar231x_eth1_res,
2875 +               .num_resources = ARRAY_SIZE(ar231x_eth1_res)
2876 +       }
2877 +};
2878 +
2879 +static struct resource ar231x_wmac0_res[] = {
2880 +       {
2881 +               .name = "wmac0_membase",
2882 +               .flags = IORESOURCE_MEM,
2883 +       },
2884 +       {
2885 +               .name = "wmac0_irq",
2886 +               .flags = IORESOURCE_IRQ,
2887 +       }
2888 +};
2889 +
2890 +static struct resource ar231x_wmac1_res[] = {
2891 +       {
2892 +               .name = "wmac1_membase",
2893 +               .flags = IORESOURCE_MEM,
2894 +       },
2895 +       {
2896 +               .name = "wmac1_irq",
2897 +               .flags = IORESOURCE_IRQ,
2898 +       }
2899 +};
2900 +
2901 +static struct platform_device ar231x_wmac[] = {
2902 +       {
2903 +               .id = 0,
2904 +               .name = "ar231x-wmac",
2905 +               .resource = ar231x_wmac0_res,
2906 +               .num_resources = ARRAY_SIZE(ar231x_wmac0_res),
2907 +               .dev.platform_data = &ar231x_board,
2908 +       },
2909 +       {
2910 +               .id = 1,
2911 +               .name = "ar231x-wmac",
2912 +               .resource = ar231x_wmac1_res,
2913 +               .num_resources = ARRAY_SIZE(ar231x_wmac1_res),
2914 +               .dev.platform_data = &ar231x_board,
2915 +       },
2916 +};
2917 +
2918 +static const char * const devtype_strings[] = {
2919 +       [DEV_TYPE_AR5312] = "Atheros AR5312",
2920 +       [DEV_TYPE_AR2312] = "Atheros AR2312",
2921 +       [DEV_TYPE_AR2313] = "Atheros AR2313",
2922 +       [DEV_TYPE_AR2315] = "Atheros AR2315",
2923 +       [DEV_TYPE_AR2316] = "Atheros AR2316",
2924 +       [DEV_TYPE_AR2317] = "Atheros AR2317",
2925 +       [DEV_TYPE_UNKNOWN] = "Atheros (unknown)",
2926 +};
2927 +
2928 +const char *get_system_type(void)
2929 +{
2930 +       if ((ar231x_devtype >= ARRAY_SIZE(devtype_strings)) ||
2931 +           !devtype_strings[ar231x_devtype])
2932 +               return devtype_strings[DEV_TYPE_UNKNOWN];
2933 +       return devtype_strings[ar231x_devtype];
2934 +}
2935 +
2936 +int __init
2937 +ar231x_add_ethernet(int nr, u32 base, const char *mii_name, u32 mii_base,
2938 +                   int irq, void *pdata)
2939 +{
2940 +       struct resource *res;
2941 +
2942 +       ar231x_eth[nr].dev.platform_data = pdata;
2943 +       res = &ar231x_eth[nr].resource[0];
2944 +       res->start = base;
2945 +       res->end = base + 0x2000 - 1;
2946 +       res++;
2947 +       res->name = mii_name;
2948 +       res->start = mii_base;
2949 +       res->end = mii_base + 8 - 1;
2950 +       res++;
2951 +       res->start = irq;
2952 +       res->end = irq;
2953 +       return platform_device_register(&ar231x_eth[nr]);
2954 +}
2955 +
2956 +void __init
2957 +ar231x_serial_setup(u32 mapbase, int irq, unsigned int uartclk)
2958 +{
2959 +       struct uart_port s;
2960 +
2961 +       memset(&s, 0, sizeof(s));
2962 +
2963 +       s.flags = UPF_BOOT_AUTOCONF | UPF_SKIP_TEST | UPF_IOREMAP;
2964 +       s.iotype = UPIO_MEM32;
2965 +       s.irq = irq;
2966 +       s.regshift = 2;
2967 +       s.mapbase = mapbase;
2968 +       s.uartclk = uartclk;
2969 +
2970 +       early_serial_setup(&s);
2971 +}
2972 +
2973 +int __init
2974 +ar231x_add_wmac(int nr, u32 base, int irq)
2975 +{
2976 +       struct resource *res;
2977 +
2978 +       ar231x_wmac[nr].dev.platform_data = &ar231x_board;
2979 +       res = &ar231x_wmac[nr].resource[0];
2980 +       res->start = base;
2981 +       res->end = base + 0x10000 - 1;
2982 +       res++;
2983 +       res->start = irq;
2984 +       res->end = irq;
2985 +       return platform_device_register(&ar231x_wmac[nr]);
2986 +}
2987 +
2988 +static int __init ar231x_register_devices(void)
2989 +{
2990 +       ar5312_init_devices();
2991 +       ar2315_init_devices();
2992 +
2993 +       return 0;
2994 +}
2995 +
2996 +device_initcall(ar231x_register_devices);