include/configs/rsdproto.h

   1 /*
   2  * (C) Copyright 2000
   3  * Murray Jensen <Murray.Jensen@cmst.csiro.au>
   4  *
   5  * (C) Copyright 2000
   6  * Sysgo Real-Time Solutions, GmbH <www.elinos.com>
   7  * Marius Groeger <mgroeger@sysgo.de>
   8  *
   9  * Configuation settings for the R&S Protocol Board board.
  10  *
  11  * SPDX-License-Identifier:     GPL-2.0+
  12  */
  13
  14 #ifndef __CONFIG_H
  15 #define __CONFIG_H
  16
  17 /*
  18  * High Level Configuration Options
  19  * (easy to change)
  20  */
  21
  22 #define CONFIG_MPC8260          1       /* This is an MPC8260 CPU       */
  23 #define CONFIG_RSD_PROTO        1       /* on a R&S Protocol Board      */
  24 #define CONFIG_CPM2             1       /* Has a CPM2 */
  25
  26 #define CONFIG_SYS_TEXT_BASE    0xff000000
  27 #define CONFIG_SYS_LDSCRIPT     "board/rsdproto/u-boot.lds"
  28
  29 #define CONFIG_MISC_INIT_F      1       /* Use misc_init_f()            */
  30
  31 /*
  32  * select serial console configuration
  33  *
  34  * if either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
  35  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
  36  * for SCC).
  37  *
  38  * if CONFIG_CONS_NONE is defined, then the serial console routines must
  39  * defined elsewhere.
  40  */
  41 #undef  CONFIG_CONS_ON_SMC              /* define if console on SMC */
  42 #define CONFIG_CONS_ON_SCC              /* define if console on SCC */
  43 #undef  CONFIG_CONS_NONE                /* define if console on neither */
  44 #define CONFIG_CONS_INDEX       1       /* which SMC/SCC channel for console */
  45
  46 /*
  47  * select ethernet configuration
  48  *
  49  * if either CONFIG_ETHER_ON_SCC or CONFIG_ETHER_ON_FCC is selected, then
  50  * CONFIG_ETHER_INDEX must be set to the channel number (1-4 for SCC, 1-3
  51  * for FCC)
  52  *
  53  * if CONFIG_ETHER_NONE is defined, then either the ethernet routines must be
  54  * defined elsewhere (as for the console), or CONFIG_CMD_NET must be unset.
  55  */
  56 #undef  CONFIG_ETHER_ON_SCC             /* define if ethernet on SCC    */
  57 #define CONFIG_ETHER_ON_FCC             /* define if ethernet on FCC    */
  58 #undef  CONFIG_ETHER_NONE               /* define if ethernet on neither */
  59 #define CONFIG_ETHER_INDEX      2       /* which SCC/FCC channel for ethernet */
  60
  61 #if (CONFIG_ETHER_INDEX == 2)
  62
  63 /*
  64  * - Rx-CLK is CLK13
  65  * - Tx-CLK is CLK14
  66  * - Select bus for bd/buffers (see 28-13)
  67  * - Enable Full Duplex in FSMR
  68  */
  69 # define CONFIG_SYS_CMXFCR_MASK2        (CMXFCR_FC2 | CMXFCR_RF2CS_MSK | CMXFCR_TF2CS_MSK)
  70 # define CONFIG_SYS_CMXFCR_VALUE2       (CMXFCR_RF2CS_CLK13 | CMXFCR_TF2CS_CLK14)
  71 # define CONFIG_SYS_CPMFCR_RAMTYPE      (0)
  72 # define CONFIG_SYS_FCC_PSMR            (FCC_PSMR_FDE | FCC_PSMR_LPB)
  73
  74 #endif /* CONFIG_ETHER_INDEX */
  75
  76
  77 /* allow to overwrite serial and ethaddr */
  78 #define CONFIG_ENV_OVERWRITE
  79
  80 /* enable I2C */
  81 #define CONFIG_HARD_I2C         1       /* I2C with hardware support */
  82 #define CONFIG_SYS_I2C_SPEED            50000   /* I2C speed and slave address */
  83 #define CONFIG_SYS_I2C_SLAVE            0x30
  84
  85
  86 /* system clock rate (CLKIN) - equal to the 60x and local bus speed */
  87 #define CONFIG_8260_CLKIN       50000000        /* in Hz */
  88
  89 #define CONFIG_BAUDRATE         115200
  90
  91
  92 /*
  93  * BOOTP options
  94  */
  95 #define CONFIG_BOOTP_BOOTFILESIZE
  96 #define CONFIG_BOOTP_BOOTPATH
  97 #define CONFIG_BOOTP_GATEWAY
  98 #define CONFIG_BOOTP_HOSTNAME
  99
 100
 101 /*
 102  * Command line configuration.
 103  */
 104 #include <config_cmd_default.h>
 105
 106 #undef CONFIG_CMD_KGDB
 107
 108
 109 /* Define this if you want to boot from 0x00000100. If you don't define
 110  * this, you will need to program the bootloader to 0xfff00000, and
 111  * get the hardware reset config words at 0xfe000000. The simplest
 112  * way to do that is to program the bootloader at both addresses.
 113  * It is suggested that you just let U-Boot live at 0x00000000.
 114  */
 115 #define CONFIG_SYS_RSD_BOOT_LOW 1
 116
 117 #define CONFIG_BOOTDELAY        5
 118 #define CONFIG_BOOTARGS         "devfs=mount root=ramfs"
 119 #define CONFIG_ETHADDR          08:00:3e:26:0a:5a
 120 #define CONFIG_NETMASK          255.255.0.0
 121
 122 #if defined(CONFIG_CMD_KGDB)
 123 #define CONFIG_KGDB_BAUDRATE    230400          /* speed to run kgdb serial port */
 124 #define CONFIG_KGDB_SER_INDEX   2               /* which serial port to use */
 125 #endif
 126
 127 /*
 128  * Miscellaneous configurable options
 129  */
 130 #define CONFIG_SYS_LONGHELP                             /* undef to save memory         */
 131 #if defined(CONFIG_CMD_KGDB)
 132 #define CONFIG_SYS_CBSIZE               1024            /* Console I/O Buffer Size      */
 133 #else
 134 #define CONFIG_SYS_CBSIZE               256             /* Console I/O Buffer Size      */
 135 #endif
 136 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 137 #define CONFIG_SYS_MAXARGS              16              /* max number of command args   */
 138 #define CONFIG_SYS_BARGSIZE             CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 139
 140 #define CONFIG_SYS_MEMTEST_START        0x00400000      /* memtest works on     */
 141 #define CONFIG_SYS_MEMTEST_END          0x01c00000      /* 4 ... 28 MB in DRAM  */
 142
 143 #define CONFIG_SYS_LOAD_ADDR            0x100000        /* default load address */
 144
 145 #define CONFIG_SYS_HZ                   1000            /* decrementer freq: 1 ms ticks */
 146
 147 /*
 148  * Low Level Configuration Settings
 149  * (address mappings, register initial values, etc.)
 150  * You should know what you are doing if you make changes here.
 151  */
 152
 153 /*-----------------------------------------------------------------------
 154  * Physical Memory Map
 155  */
 156 #define PHYS_SDRAM_60X          0x00000000 /* SDRAM (60x Bus) */
 157 #define PHYS_SDRAM_60X_SIZE     0x08000000 /* 128 MB */
 158
 159 #define PHYS_SDRAM_LOCAL        0x40000000 /* SDRAM (Local Bus) */
 160 #define PHYS_SDRAM_LOCAL_SIZE   0x04000000 /* 64 MB */
 161
 162 #define PHYS_DPRAM_PCI          0xE8000000 /* DPRAM PPC/PCI */
 163 #define PHYS_DPRAM_PCI_SIZE     0x00020000 /* 128 KB */
 164
 165 /*#define PHYS_DPRAM_PCI_SEM    0x04020000 / * DPRAM PPC/PCI Semaphore */
 166 /*#define PHYS_DPRAM_PCI_SEM_SIZE       0x00000001 / * 1 Byte */
 167
 168 #define PHYS_DPRAM_SHARC        0xE8100000 /* DPRAM PPC/Sharc */
 169 #define PHYS_DPRAM_SHARC_SIZE   0x00040000 /* 256 KB */
 170
 171 /*#define PHYS_DPRAM_SHARC_SEM  0x04140000 / * DPRAM PPC/Sharc Semaphore */
 172 /*#define PHYS_DPRAM_SHARC_SEM_SIZE 0x00000001 / * 1 Byte */
 173
 174 #define PHYS_VIRTEX_REGISTER    0xE8300000 /* FPGA implemented register */
 175 #define PHYS_VIRTEX_REGISTER_SIZE 0x00000100
 176
 177 #define PHYS_USB                0x04200000 /* USB Controller (60x Bus) */
 178 #define PHYS_USB_SIZE           0x00000002 /* 2 Bytes */
 179
 180 #define PHYS_IMMR               0xF0000000 /* Internal Memory Mapped Reg. */
 181
 182 #define PHYS_FLASH              0xFF000000 /* Flash (60x Bus) */
 183 #define PHYS_FLASH_SIZE         0x01000000 /* 16 MB */
 184
 185 #define CONFIG_SYS_IMMR         PHYS_IMMR
 186
 187 /*-----------------------------------------------------------------------
 188  * Reset Address
 189  *
 190  * In order to reset the CPU, U-Boot jumps to a special address which
 191  * causes a machine check exception. The default address for this is
 192  * CONFIG_SYS_MONITOR_BASE - sizeof (ulong), which might not always work, eg. when
 193  * testing the monitor in RAM using a JTAG debugger.
 194  *
 195  * Just set CONFIG_SYS_RESET_ADDRESS to an address that you know is sure to
 196  * cause a bus error on your hardware.
 197  */
 198 #define CONFIG_SYS_RESET_ADDRESS        0x20000000
 199
 200 /*-----------------------------------------------------------------------
 201  * Hard Reset Configuration Words
 202  */
 203
 204 #if defined(CONFIG_SYS_RSD_BOOT_LOW)
 205 #  define  CONFIG_SYS_RSD_HRCW_BOOT_FLAGS  (HRCW_CIP | HRCW_BMS)
 206 #else
 207 #  define  CONFIG_SYS_RSD_HRCW_BOOT_FLAGS  (0)
 208 #endif /* defined(CONFIG_SYS_RSD_BOOT_LOW) */
 209
 210 /* get the HRCW ISB field from CONFIG_SYS_IMMR */
 211 #define CONFIG_SYS_RSD_HRCW_IMMR ( ((CONFIG_SYS_IMMR & 0x10000000) >> 10) |\
 212                             ((CONFIG_SYS_IMMR & 0x01000000) >> 7)  |\
 213                             ((CONFIG_SYS_IMMR & 0x00100000) >> 4) )
 214
 215 #define CONFIG_SYS_HRCW_MASTER  (HRCW_L2CPC10 | \
 216                          HRCW_DPPC11 | \
 217                          CONFIG_SYS_RSD_HRCW_IMMR |\
 218                          HRCW_MMR00 | \
 219                          HRCW_APPC10 | \
 220                          HRCW_CS10PC00 | \
 221                          HRCW_MODCK_H0000 |\
 222                          CONFIG_SYS_RSD_HRCW_BOOT_FLAGS)
 223
 224 /* no slaves */
 225 #define CONFIG_SYS_HRCW_SLAVE1  0
 226 #define CONFIG_SYS_HRCW_SLAVE2  0
 227 #define CONFIG_SYS_HRCW_SLAVE3  0
 228 #define CONFIG_SYS_HRCW_SLAVE4  0
 229 #define CONFIG_SYS_HRCW_SLAVE5  0
 230 #define CONFIG_SYS_HRCW_SLAVE6  0
 231 #define CONFIG_SYS_HRCW_SLAVE7  0
 232
 233 /*-----------------------------------------------------------------------
 234  * Definitions for initial stack pointer and data area (in DPRAM)
 235  */
 236 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
 237 #define CONFIG_SYS_INIT_RAM_SIZE        0x4000  /* Size of used area in DPRAM   */
 238 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 239 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 240
 241 /*-----------------------------------------------------------------------
 242  * Start addresses for the final memory configuration
 243  * (Set up by the startup code)
 244  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 245  * Note also that the logic that sets CONFIG_SYS_RAMBOOT is platform dependend.
 246  */
 247 #define CONFIG_SYS_SDRAM_BASE           PHYS_SDRAM_60X
 248 #define CONFIG_SYS_FLASH_BASE           PHYS_FLASH
 249 /*#define       CONFIG_SYS_MONITOR_BASE 0x200000 */
 250 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 251 #if CONFIG_SYS_MONITOR_BASE < CONFIG_SYS_FLASH_BASE
 252 #define CONFIG_SYS_RAMBOOT
 253 #endif
 254 #define CONFIG_SYS_MONITOR_LEN          (160 << 10)     /* Reserve 160 kB for Monitor   */
 255 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()  */
 256
 257 /*
 258  * For booting Linux, the board info and command line data
 259  * have to be in the first 8 MB of memory, since this is
 260  * the maximum mapped by the Linux kernel during initialization.
 261  */
 262 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 263
 264 /*-----------------------------------------------------------------------
 265  * FLASH and environment organization
 266  */
 267 #define CONFIG_SYS_MAX_FLASH_BANKS      2       /* max number of memory banks           */
 268 #define CONFIG_SYS_MAX_FLASH_SECT       63      /* max number of sectors on one chip    */
 269
 270 #define CONFIG_SYS_FLASH_ERASE_TOUT     12000   /* Timeout for Flash Erase (in ms)      */
 271 #define CONFIG_SYS_FLASH_WRITE_TOUT     3000    /* Timeout for Flash Write (in ms)      */
 272
 273 /* turn off NVRAM env feature */
 274 #undef CONFIG_NVRAM_ENV
 275
 276 #define CONFIG_ENV_IS_IN_FLASH  1
 277 #define CONFIG_ENV_ADDR (PHYS_FLASH + 0x28000)  /* Addr of Environment Sector   */
 278 #define CONFIG_ENV_SECT_SIZE    0x8000  /* Total Size of Environment Sector     */
 279
 280 /*-----------------------------------------------------------------------
 281  * Cache Configuration
 282  */
 283 #define CONFIG_SYS_CACHELINE_SIZE       32      /* For MPC8260 CPU                      */
 284 #if defined(CONFIG_CMD_KGDB)
 285 #define CONFIG_SYS_CACHELINE_SHIFT      5       /* log base 2 of the above value        */
 286 #endif
 287
 288 /*-----------------------------------------------------------------------
 289  * HIDx - Hardware Implementation-dependent Registers                    2-11
 290  *-----------------------------------------------------------------------
 291  * HID0 also contains cache control - initially enable both caches and
 292  * invalidate contents, then the final state leaves only the instruction
 293  * cache enabled. Note that Power-On and Hard reset invalidate the caches,
 294  * but Soft reset does not.
 295  *
 296  * HID1 has only read-only information - nothing to set.
 297  */
 298 #define CONFIG_SYS_HID0_INIT    (HID0_ICE|HID0_DCE|HID0_ICFI|HID0_DCI|HID0_IFEM|HID0_ABE)
 299 #define CONFIG_SYS_HID0_FINAL   (HID0_ICE|HID0_IFEM|HID0_ABE|HID0_EMCP)
 300 #define CONFIG_SYS_HID2 0
 301
 302 /*-----------------------------------------------------------------------
 303  * RMR - Reset Mode Register
 304  *-----------------------------------------------------------------------
 305  */
 306 #define CONFIG_SYS_RMR          0
 307
 308 /*-----------------------------------------------------------------------
 309  * BCR - Bus Configuration                                       4-25
 310  *-----------------------------------------------------------------------
 311  */
 312 #define CONFIG_SYS_BCR          0x100c0000
 313
 314 /*-----------------------------------------------------------------------
 315  * SIUMCR - SIU Module Configuration                             4-31
 316  *-----------------------------------------------------------------------
 317  */
 318
 319 #define CONFIG_SYS_SIUMCR       (SIUMCR_DPPC11 | SIUMCR_L2CPC10 | SIUMCR_APPC10 | \
 320                                          SIUMCR_CS10PC01 | SIUMCR_BCTLC01)
 321
 322 /*-----------------------------------------------------------------------
 323  * SYPCR - System Protection Control                            11-9
 324  * SYPCR can only be written once after reset!
 325  *-----------------------------------------------------------------------
 326  * Watchdog & Bus Monitor Timer max, 60x Bus Monitor enable
 327  */
 328 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_PBME | SYPCR_LBME | \
 329                          SYPCR_SWRI | SYPCR_SWP)
 330
 331 /*-----------------------------------------------------------------------
 332  * TMCNTSC - Time Counter Status and Control                     4-40
 333  *-----------------------------------------------------------------------
 334  * Clear once per Second and Alarm Interrupt Status, Set 32KHz timersclk,
 335  * and enable Time Counter
 336  */
 337 #define CONFIG_SYS_TMCNTSC      (TMCNTSC_SEC | TMCNTSC_ALR | TMCNTSC_TCF | TMCNTSC_TCE)
 338
 339 /*-----------------------------------------------------------------------
 340  * PISCR - Periodic Interrupt Status and Control                 4-42
 341  *-----------------------------------------------------------------------
 342  * Clear Periodic Interrupt Status, Set 32KHz timersclk, and enable
 343  * Periodic timer
 344  */
 345 #define CONFIG_SYS_PISCR        (PISCR_PS|PISCR_PTF|PISCR_PTE)
 346
 347 /*-----------------------------------------------------------------------
 348  * SCCR - System Clock Control                                   9-8
 349  *-----------------------------------------------------------------------
 350  */
 351 #define CONFIG_SYS_SCCR 0x00000000
 352
 353 /*-----------------------------------------------------------------------
 354  * RCCR - RISC Controller Configuration                         13-7
 355  *-----------------------------------------------------------------------
 356  */
 357 #define CONFIG_SYS_RCCR 0
 358
 359 /*
 360  * Init Memory Controller:
 361  */
 362
 363 #define CONFIG_SYS_PSDMR        0x494D2452
 364 #define CONFIG_SYS_LSDMR        0x49492552
 365
 366 /* Flash */
 367 #define CONFIG_SYS_BR0_PRELIM   (PHYS_FLASH | BRx_V)
 368 #define CONFIG_SYS_OR0_PRELIM   (P2SZ_TO_AM(PHYS_FLASH_SIZE) | \
 369                          ORxG_BCTLD | \
 370                          ORxG_SCY_5_CLK)
 371
 372 /* DPRAM to the PCI BUS on the protocol board */
 373 #define CONFIG_SYS_BR1_PRELIM   (PHYS_DPRAM_PCI | BRx_V)
 374 #define CONFIG_SYS_OR1_PRELIM   (P2SZ_TO_AM(PHYS_DPRAM_PCI_SIZE) | \
 375                          ORxG_ACS_DIV4)
 376
 377 /* 60x Bus SDRAM */
 378 #define CONFIG_SYS_BR2_PRELIM   (PHYS_SDRAM_60X | BRx_MS_SDRAM_P | BRx_V)
 379 #define CONFIG_SYS_OR2_PRELIM   (ORxS_SIZE_TO_AM(PHYS_SDRAM_60X_SIZE) | \
 380                          ORxS_BPD_4 | \
 381                          ORxS_ROWST_PBI1_A2 | \
 382                          ORxS_NUMR_13 | \
 383                          ORxS_IBID)
 384
 385 /* Virtex-FPGA - Register */
 386 #define CONFIG_SYS_BR3_PRELIM  (PHYS_VIRTEX_REGISTER | BRx_V)
 387 #define CONFIG_SYS_OR3_PRELIM  (ORxS_SIZE_TO_AM(PHYS_VIRTEX_REGISTER_SIZE) | \
 388                          ORxG_SCY_1_CLK | \
 389                          ORxG_ACS_DIV2 | \
 390                          ORxG_CSNT )
 391
 392 /* local bus SDRAM */
 393 #define CONFIG_SYS_BR4_PRELIM   (PHYS_SDRAM_LOCAL | BRx_PS_32 | BRx_MS_SDRAM_L | BRx_V)
 394 #define CONFIG_SYS_OR4_PRELIM   (ORxS_SIZE_TO_AM(PHYS_SDRAM_LOCAL_SIZE) | \
 395                          ORxS_BPD_4 | \
 396                          ORxS_ROWST_PBI1_A4 | \
 397                          ORxS_NUMR_13)
 398
 399 /* DPRAM to the Sharc-Bus on the protocol board */
 400 #define CONFIG_SYS_BR5_PRELIM   (PHYS_DPRAM_SHARC | BRx_V)
 401 #define CONFIG_SYS_OR5_PRELIM   (P2SZ_TO_AM(PHYS_DPRAM_SHARC_SIZE) | \
 402                          ORxG_ACS_DIV4)
 403
 404 #endif  /* __CONFIG_H */