include/configs/mgcoge.h

   1 /*
   2  * (C) Copyright 2007
   3  * Heiko Schocher, DENX Software Engineering, hs@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 #ifndef __CONFIG_H
  25 #define __CONFIG_H
  26
  27 /*
  28  * High Level Configuration Options
  29  * (easy to change)
  30  */
  31
  32 #define CONFIG_MPC8247          1
  33 #define CONFIG_MPC8272_FAMILY   1
  34 #define CONFIG_MGCOGE           1
  35
  36 #define CONFIG_CPM2             1       /* Has a CPM2 */
  37
  38 /* Do boardspecific init */
  39 #define CONFIG_BOARD_EARLY_INIT_R       1
  40
  41 /*
  42  * Select serial console configuration
  43  *
  44  * If either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
  45  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
  46  * for SCC).
  47  */
  48 #define CONFIG_CONS_ON_SMC              /* Console is on SMC         */
  49 #undef  CONFIG_CONS_ON_SCC              /* It's not on SCC           */
  50 #undef  CONFIG_CONS_NONE                /* It's not on external UART */
  51 #define CONFIG_CONS_INDEX       2       /* SMC2 is used for console  */
  52
  53 /*
  54  * Select ethernet configuration
  55  *
  56  * If either CONFIG_ETHER_ON_SCC or CONFIG_ETHER_ON_FCC is selected,
  57  * then CONFIG_ETHER_INDEX must be set to the channel number (1-4 for
  58  * SCC, 1-3 for FCC)
  59  *
  60  * If CONFIG_ETHER_NONE is defined, then either the ethernet routines
  61  * must be defined elsewhere (as for the console), or CONFIG_CMD_NET
  62  * must be unset.
  63  */
  64 #define CONFIG_ETHER_ON_SCC             /* Ethernet is on SCC */
  65 #undef  CONFIG_ETHER_ON_FCC             /* Ethernet is not on FCC     */
  66 #undef  CONFIG_ETHER_NONE               /* No external Ethernet   */
  67
  68 #define CONFIG_ETHER_INDEX      4
  69 #define CFG_SCC_TOUT_LOOP       10000000
  70
  71 # define CFG_CMXSCR_VALUE       (CMXSCR_RS4CS_CLK7 | CMXSCR_TS4CS_CLK8)
  72
  73 #ifndef CONFIG_8260_CLKIN
  74 #define CONFIG_8260_CLKIN       66000000        /* in Hz */
  75 #endif
  76
  77 #define CONFIG_BAUDRATE         115200
  78
  79 /*
  80  * Command line configuration.
  81  */
  82 #include <config_cmd_default.h>
  83
  84 #define CONFIG_CMD_ECHO
  85 #define CONFIG_CMD_I2C
  86 #define CONFIG_CMD_IMMAP
  87 #define CONFIG_CMD_MII
  88 #define CONFIG_CMD_PING
  89
  90 /*
  91  * Default environment settings
  92  */
  93 #define CONFIG_EXTRA_ENV_SETTINGS                                               \
  94         "netdev=eth0\0"                                                         \
  95         "u-boot_addr=100000\0"                                                  \
  96         "kernel_addr=200000\0"                                                  \
  97         "fdt_addr=400000\0"                                                     \
  98         "rootpath=/opt/eldk-4.2/ppc_82xx\0"                                     \
  99         "u-boot=/tftpboot/mgcoge/u-boot.bin\0"                                  \
 100         "bootfile=/tftpboot/mgcoge/uImage\0"                                    \
 101         "fdt_file=/tftpboot/mgcoge/mgcoge.dtb\0"                                \
 102         "load=tftp ${u-boot_addr} ${u-boot}\0"                                  \
 103         "update=prot off fe000000 fe03ffff; era fe000000 fe03ffff; "            \
 104                 "cp.b ${u-boot_addr} fe000000 ${filesize};"                     \
 105                 "prot on fe000000 fe03ffff\0"                                   \
 106         "ramargs=setenv bootargs root=/dev/ram rw\0"                            \
 107         "nfsargs=setenv bootargs root=/dev/nfs rw "                             \
 108                 "nfsroot=${serverip}:${rootpath}\0"                             \
 109         "addcons=setenv bootargs ${bootargs} console=ttyCPM0,${baudrate}\0"     \
 110         "addmtd=setenv bootargs ${bootargs} ${mtdparts}\0"                      \
 111         "addip=setenv bootargs ${bootargs} "                                    \
 112                 "ip=${ipaddr}:${serverip}:${gatewayip}:"                        \
 113                 "${netmask}:${hostname}:${netdev}:off panic=1\0"                \
 114         "net_nfs=tftp ${kernel_addr} ${bootfile}; "                             \
 115                 "tftp ${fdt_addr} ${fdt_file}; run nfsargs addip addcons;"      \
 116                 "bootm ${kernel_addr} - ${fdt_addr}\0"                          \
 117         "net_self=tftp ${kernel_addr} ${bootfile}; "                            \
 118                 "tftp ${fdt_addr} ${fdt_file}; "                                \
 119                 "tftp ${ramdisk_addr} ${ramdisk_file}; "                        \
 120                 "run ramargs addip; "                                           \
 121                 "bootm ${kernel_addr} ${ramdisk_addr} ${fdt_addr}\0"            \
 122         ""
 123 #define CONFIG_BOOTCOMMAND      "run net_nfs"
 124 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds */
 125
 126 #undef  CONFIG_WATCHDOG                 /* disable platform specific watchdog */
 127
 128 /*
 129  * Miscellaneous configurable options
 130  */
 131 #define CFG_HUSH_PARSER
 132 #define CFG_PROMPT_HUSH_PS2     "> "
 133 #define CFG_LONGHELP                    /* undef to save memory     */
 134 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt   */
 135 #if defined(CONFIG_CMD_KGDB)
 136 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size  */
 137 #else
 138 #define CFG_CBSIZE              256     /* Console I/O Buffer Size  */
 139 #endif
 140 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16)   /* Print Buffer Size  */
 141 #define CFG_MAXARGS             16              /* max number of command args */
 142 #define CFG_BARGSIZE            CFG_CBSIZE      /* Boot Argument Buffer Size  */
 143
 144 #define CFG_MEMTEST_START       0x00100000      /* memtest works on */
 145 #define CFG_MEMTEST_END         0x00f00000      /* 1 ... 15 MB in DRAM  */
 146
 147 #define CFG_LOAD_ADDR           0x100000        /* default load address */
 148
 149 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 150
 151 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200, 230400 }
 152
 153 #define CFG_SDRAM_BASE          0x00000000
 154 #define CFG_FLASH_BASE          0xFE000000
 155 #define CFG_FLASH_SIZE          32
 156 #define CFG_FLASH_CFI
 157 #define CONFIG_FLASH_CFI_DRIVER
 158 #define CFG_MAX_FLASH_BANKS     2       /* max num of flash banks       */
 159 #define CFG_MAX_FLASH_SECT      512     /* max num of sects on one chip */
 160
 161 #define CFG_FLASH_BASE_1        0x50000000
 162 #define CFG_FLASH_SIZE_1        64
 163
 164 #define CFG_FLASH_BANKS_LIST { CFG_FLASH_BASE, CFG_FLASH_BASE_1 }
 165
 166 #define CFG_MONITOR_BASE        TEXT_BASE
 167 #if (CFG_MONITOR_BASE < CFG_FLASH_BASE)
 168 #define CFG_RAMBOOT
 169 #endif
 170
 171 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256KB for Monitor */
 172
 173 #define CONFIG_ENV_IS_IN_FLASH
 174
 175 #ifdef CONFIG_ENV_IS_IN_FLASH
 176 #define CONFIG_ENV_SECT_SIZE    0x20000
 177 #define CONFIG_ENV_ADDR         (CFG_MONITOR_BASE + CFG_MONITOR_LEN)
 178 #endif /* CONFIG_ENV_IS_IN_FLASH */
 179
 180 /* enable I2C and select the hardware/software driver */
 181 #undef  CONFIG_HARD_I2C                 /* I2C with hardware support    */
 182 #define CONFIG_SOFT_I2C         1       /* I2C bit-banged               */
 183 #define CFG_I2C_SPEED           50000   /* I2C speed and slave address  */
 184 #define CFG_I2C_SLAVE           0x7F
 185
 186 /*
 187  * Software (bit-bang) I2C driver configuration
 188  */
 189
 190 #define I2C_PORT        3               /* Port A=0, B=1, C=2, D=3 */
 191 #define I2C_ACTIVE      (iop->pdir |=  0x00010000)
 192 #define I2C_TRISTATE    (iop->pdir &= ~0x00010000)
 193 #define I2C_READ        ((iop->pdat & 0x00010000) != 0)
 194 #define I2C_SDA(bit)    if(bit) iop->pdat |=  0x00010000; \
 195                         else    iop->pdat &= ~0x00010000
 196 #define I2C_SCL(bit)    if(bit) iop->pdat |=  0x00020000; \
 197                         else    iop->pdat &= ~0x00020000
 198 #define I2C_DELAY       udelay(5)       /* 1/4 I2C clock duration */
 199
 200 #define CONFIG_I2C_MULTI_BUS    1
 201 #define CONFIG_I2C_CMD_TREE     1
 202 #define CFG_MAX_I2C_BUS         2
 203
 204 #define CFG_IMMR                0xF0000000
 205
 206 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 207 #define CFG_INIT_RAM_END        0x2000  /* End of used area in DPRAM    */
 208 #define CFG_GBL_DATA_SIZE       128     /* size in bytes reserved for initial data */
 209 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 210 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 211
 212 /* Hard reset configuration word */
 213 #define CFG_HRCW_MASTER         0x0604b211
 214
 215 /* No slaves */
 216 #define CFG_HRCW_SLAVE1         0
 217 #define CFG_HRCW_SLAVE2         0
 218 #define CFG_HRCW_SLAVE3         0
 219 #define CFG_HRCW_SLAVE4         0
 220 #define CFG_HRCW_SLAVE5         0
 221 #define CFG_HRCW_SLAVE6         0
 222 #define CFG_HRCW_SLAVE7         0
 223
 224 #define BOOTFLAG_COLD           0x01    /* Normal Power-On: Boot from FLASH */
 225 #define BOOTFLAG_WARM           0x02    /* Software reboot                  */
 226
 227 #define CFG_MALLOC_LEN          (4096 << 10)    /* Reserve 4 MB for malloc()    */
 228 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 229
 230 #define CFG_CACHELINE_SIZE      32      /* For MPC8260 CPUs */
 231 #if defined(CONFIG_CMD_KGDB)
 232 #  define CFG_CACHELINE_SHIFT   5       /* log base 2 of the above value */
 233 #endif
 234
 235 #define CFG_HID0_INIT           0
 236 #define CFG_HID0_FINAL          (HID0_ICE | HID0_IFEM | HID0_ABE)
 237
 238 #define CFG_HID2                0
 239
 240 #define CFG_SIUMCR              0x4020c200
 241 #define CFG_SYPCR               0xFFFFFFC3
 242 #define CFG_BCR                 0x10000000
 243 #define CFG_SCCR                (SCCR_PCI_MODE | SCCR_PCI_MODCK)
 244
 245 /*-----------------------------------------------------------------------
 246  * RMR - Reset Mode Register                                     5-5
 247  *-----------------------------------------------------------------------
 248  * turn on Checkstop Reset Enable
 249  */
 250 #define CFG_RMR         0
 251
 252 /*-----------------------------------------------------------------------
 253  * TMCNTSC - Time Counter Status and Control                     4-40
 254  *-----------------------------------------------------------------------
 255  * Clear once per Second and Alarm Interrupt Status, Set 32KHz timersclk,
 256  * and enable Time Counter
 257  */
 258 #define CFG_TMCNTSC     (TMCNTSC_SEC|TMCNTSC_ALR|TMCNTSC_TCF|TMCNTSC_TCE)
 259
 260 /*-----------------------------------------------------------------------
 261  * PISCR - Periodic Interrupt Status and Control                 4-42
 262  *-----------------------------------------------------------------------
 263  * Clear Periodic Interrupt Status, Set 32KHz timersclk, and enable
 264  * Periodic timer
 265  */
 266 #define CFG_PISCR       (PISCR_PS|PISCR_PTF|PISCR_PTE)
 267
 268 /*-----------------------------------------------------------------------
 269  * RCCR - RISC Controller Configuration                         13-7
 270  *-----------------------------------------------------------------------
 271  */
 272 #define CFG_RCCR        0
 273
 274 /*
 275  * Init Memory Controller:
 276  *
 277  * Bank Bus     Machine PortSz  Device
 278  * ---- ---     ------- ------  ------
 279  *  0   60x     GPCM     8 bit  FLASH
 280  *  1   60x     SDRAM   32 bit  SDRAM
 281  *  3   60x     GPCM     8 bit  GPIO/PIGGY
 282  *  5   60x     GPCM    16 bit  CFG-Flash
 283  *
 284  */
 285 /* Bank 0 - FLASH
 286  */
 287 #define CFG_BR0_PRELIM  ((CFG_FLASH_BASE & BRx_BA_MSK)  |\
 288                          BRx_PS_8                       |\
 289                          BRx_MS_GPCM_P                  |\
 290                          BRx_V)
 291
 292 #define CFG_OR0_PRELIM  (MEG_TO_AM(CFG_FLASH_SIZE)      |\
 293                          ORxG_CSNT                      |\
 294                          ORxG_ACS_DIV2                  |\
 295                          ORxG_SCY_5_CLK                 |\
 296                          ORxG_TRLX )
 297
 298
 299 /* Bank 1 - 60x bus SDRAM
 300  */
 301 #define SDRAM_MAX_SIZE  0x08000000      /* max. 128 MB          */
 302 #define CFG_GLOBAL_SDRAM_LIMIT  (256 << 20)     /* less than 256 MB */
 303
 304 #define CFG_MPTPR       0x1800
 305
 306 /*-----------------------------------------------------------------------------
 307  * Address for Mode Register Set (MRS) command
 308  *-----------------------------------------------------------------------------
 309  */
 310 #define CFG_MRS_OFFS    0x00000110
 311 #define CFG_PSRT        0x0e
 312
 313 #define CFG_BR1_PRELIM  ((CFG_SDRAM_BASE & BRx_BA_MSK)  |\
 314                          BRx_PS_64                      |\
 315                          BRx_MS_SDRAM_P                 |\
 316                          BRx_V)
 317
 318 #define CFG_OR1_PRELIM  CFG_OR1
 319
 320 /* SDRAM initialization values
 321 */
 322
 323 #define CFG_OR1    ((~(CFG_GLOBAL_SDRAM_LIMIT-1) & ORxS_SDAM_MSK) |\
 324                          ORxS_BPD_8                     |\
 325                          ORxS_ROWST_PBI0_A7             |\
 326                          ORxS_NUMR_13)
 327
 328 #define CFG_PSDMR  (PSDMR_SDAM_A14_IS_A5 |\
 329                          PSDMR_BSMA_A14_A16           |\
 330                          PSDMR_SDA10_PBI0_A9            |\
 331                          PSDMR_RFRC_5_CLK               |\
 332                          PSDMR_PRETOACT_2W              |\
 333                          PSDMR_ACTTORW_2W               |\
 334                          PSDMR_LDOTOPRE_1C              |\
 335                          PSDMR_WRC_1C                   |\
 336                          PSDMR_CL_2)
 337
 338 /* GPIO/PIGGY on CS3 initialization values
 339 */
 340 #define CFG_PIGGY_BASE  0x30000000
 341 #define CFG_PIGGY_SIZE  128
 342
 343 #define CFG_BR3_PRELIM  ((CFG_PIGGY_BASE & BRx_BA_MSK) |\
 344                          BRx_PS_8 | BRx_MS_GPCM_P | BRx_V)
 345
 346 #define CFG_OR3_PRELIM  (MEG_TO_AM(CFG_PIGGY_SIZE) |\
 347                          ORxG_CSNT | ORxG_ACS_DIV2 |\
 348                          ORxG_SCY_3_CLK | ORxG_TRLX )
 349
 350 /* CFG-Flash on CS5 initialization values
 351 */
 352 #define CFG_BR5_PRELIM  ((CFG_FLASH_BASE_1 & BRx_BA_MSK) |\
 353                          BRx_PS_16 | BRx_MS_GPCM_P | BRx_V)
 354
 355 #define CFG_OR5_PRELIM  (MEG_TO_AM(CFG_FLASH_SIZE_1) |\
 356                          ORxG_CSNT | ORxG_ACS_DIV2 |\
 357                          ORxG_SCY_5_CLK | ORxG_TRLX )
 358
 359 #define CFG_RESET_ADDRESS 0xFDFFFFFC    /* "bad" address                */
 360
 361 /* pass open firmware flat tree */
 362 #define CONFIG_OF_LIBFDT        1
 363 #define CONFIG_OF_BOARD_SETUP   1
 364
 365 #define OF_CPU                  "PowerPC,8247@0"
 366 #define OF_SOC                  "soc@f0000000"
 367 #define OF_TBCLK                (bd->bi_busfreq / 4)
 368 #define OF_STDOUT_PATH          "/soc/cpm/serial@11a90"
 369
 370 #endif /* __CONFIG_H */