include/configs/kmeter1.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * (C) Copyright 2012
   4  * Holger Brunck, Keymile GmbH Hannover, <holger.brunck@keymile.com>
   5  * Christian Herzig, Keymile AG Switzerland, <christian.herzig@keymile.com>
   6  */
   7
   8 #ifndef __CONFIG_H
   9 #define __CONFIG_H
  10
  11 /* KMBEC FPGA (PRIO) */
  12 #define CONFIG_SYS_KMBEC_FPGA_BASE      0xE8000000
  13 #define CONFIG_SYS_KMBEC_FPGA_SIZE      64
  14
  15 #define CONFIG_HOSTNAME         "kmeter1"
  16 #define CONFIG_KM_BOARD_NAME   "kmeter1"
  17 #define CONFIG_KM_DEF_NETDEV    "netdev=eth2\0"
  18
  19 /*
  20  * High Level Configuration Options
  21  */
  22 #define CONFIG_QE                       /* Has QE */
  23
  24 /* include common defines/options for all Keymile boards */
  25 #include "km/keymile-common.h"
  26 #include "km/km-powerpc.h"
  27
  28 /*
  29  * IMMR new address
  30  */
  31 #define CONFIG_SYS_IMMR         0xE0000000
  32
  33 /*
  34  * Bus Arbitration Configuration Register (ACR)
  35  */
  36 #define CONFIG_SYS_ACR_PIPE_DEP 3       /* pipeline depth 4 transactions */
  37 #define CONFIG_SYS_ACR_RPTCNT   3       /* 4 consecutive transactions */
  38 #define CONFIG_SYS_ACR_APARK    0       /* park bus to master (below) */
  39 #define CONFIG_SYS_ACR_PARKM    3       /* parking master = QuiccEngine */
  40
  41 /*
  42  * DDR Setup
  43  */
  44 #define CONFIG_SYS_DDR_BASE             0x00000000 /* DDR is system memory */
  45 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_BASE
  46 #define CONFIG_SYS_SDRAM_BASE2  (CONFIG_SYS_SDRAM_BASE + 0x10000000) /* +256M */
  47
  48 #define CONFIG_SYS_DDR_SDRAM_BASE       CONFIG_SYS_DDR_BASE
  49 #define CONFIG_SYS_DDR_SDRAM_CLK_CNTL   (DDR_SDRAM_CLK_CNTL_SS_EN | \
  50                                         DDR_SDRAM_CLK_CNTL_CLK_ADJUST_05)
  51
  52 #define CFG_83XX_DDR_USES_CS0
  53
  54 /*
  55  * Manually set up DDR parameters
  56  */
  57 #define CONFIG_DDR_II
  58 #define CONFIG_SYS_DDR_SIZE             2048 /* MB */
  59
  60 /*
  61  * The reserved memory
  62  */
  63 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE /* start of monitor */
  64 #define CONFIG_SYS_FLASH_BASE           0xF0000000
  65
  66 #if (CONFIG_SYS_MONITOR_BASE < CONFIG_SYS_FLASH_BASE)
  67 #define CONFIG_SYS_RAMBOOT
  68 #endif
  69
  70 /* Reserve 768 kB for Mon */
  71 #define CONFIG_SYS_MONITOR_LEN          (768 * 1024)
  72
  73 /*
  74  * Initial RAM Base Address Setup
  75  */
  76 #define CONFIG_SYS_INIT_RAM_LOCK
  77 #define CONFIG_SYS_INIT_RAM_ADDR        0xE6000000 /* Initial RAM address */
  78 #define CONFIG_SYS_INIT_RAM_SIZE        0x1000 /* End of used area in RAM */
  79 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - \
  80                                                 GENERATED_GBL_DATA_SIZE)
  81
  82 /*
  83  * Init Local Bus Memory Controller:
  84  *
  85  * Bank Bus     Machine PortSz  Size  Device
  86  * ---- ---     ------- ------  -----  ------
  87  *  0   Local   GPCM    16 bit  256MB FLASH
  88  *  1   Local   GPCM     8 bit  128MB GPIO/PIGGY
  89  *
  90  */
  91 /*
  92  * FLASH on the Local Bus
  93  */
  94 #define CONFIG_SYS_FLASH_SIZE           256 /* max FLASH size is 256M */
  95
  96
  97 #define CONFIG_SYS_MAX_FLASH_BANKS      1   /* max num of flash banks   */
  98 #define CONFIG_SYS_MAX_FLASH_SECT       512 /* max num of sects on one chip */
  99 #define CONFIG_SYS_FLASH_BANKS_LIST { CONFIG_SYS_FLASH_BASE }
 100
 101 /*
 102  * PRIO1/PIGGY on the local bus CS1
 103  */
 104
 105
 106 /*
 107  * Serial Port
 108  */
 109 #define CONFIG_CONS_INDEX       1
 110 #define CONFIG_SYS_NS16550_SERIAL
 111 #define CONFIG_SYS_NS16550_REG_SIZE     1
 112 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 113
 114 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_IMMR+0x4500)
 115 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_IMMR+0x4600)
 116
 117 /*
 118  * QE UEC ethernet configuration
 119  */
 120 #define CONFIG_UEC_ETH
 121 #define CONFIG_ETHPRIME         "UEC0"
 122
 123 #define CONFIG_UEC_ETH1         /* GETH1 */
 124 #define UEC_VERBOSE_DEBUG       1
 125
 126 #ifdef CONFIG_UEC_ETH1
 127 #define CONFIG_SYS_UEC1_UCC_NUM 3       /* UCC4 */
 128 #define CONFIG_SYS_UEC1_RX_CLK          QE_CLK_NONE /* not used in RMII Mode */
 129 #define CONFIG_SYS_UEC1_TX_CLK          QE_CLK17
 130 #define CONFIG_SYS_UEC1_ETH_TYPE        FAST_ETH
 131 #define CONFIG_SYS_UEC1_PHY_ADDR        0
 132 #define CONFIG_SYS_UEC1_INTERFACE_TYPE  PHY_INTERFACE_MODE_RMII
 133 #define CONFIG_SYS_UEC1_INTERFACE_SPEED 100
 134 #endif
 135
 136 /*
 137  * Environment
 138  */
 139
 140 #ifndef CONFIG_SYS_RAMBOOT
 141 #ifndef CONFIG_ENV_ADDR
 142 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE + \
 143                                         CONFIG_SYS_MONITOR_LEN)
 144 #endif
 145 #define CONFIG_ENV_SECT_SIZE    0x20000 /* 128K(one sector) for env */
 146 #ifndef CONFIG_ENV_OFFSET
 147 #define CONFIG_ENV_OFFSET       (CONFIG_SYS_MONITOR_LEN)
 148 #endif
 149
 150 /* Address and size of Redundant Environment Sector     */
 151 #define CONFIG_ENV_OFFSET_REDUND        (CONFIG_ENV_OFFSET + \
 152                                                 CONFIG_ENV_SECT_SIZE)
 153 #define CONFIG_ENV_SIZE_REDUND  (CONFIG_ENV_SIZE)
 154
 155 #else /* CFG_SYS_RAMBOOT */
 156 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - 0x1000)
 157 #define CONFIG_ENV_SIZE         0x2000
 158 #endif /* CFG_SYS_RAMBOOT */
 159
 160 /* I2C */
 161 #define CONFIG_SYS_I2C
 162 #define CONFIG_SYS_NUM_I2C_BUSES        4
 163 #define CONFIG_SYS_I2C_MAX_HOPS         1
 164 #define CONFIG_SYS_I2C_FSL
 165 #define CONFIG_SYS_FSL_I2C_SPEED        200000
 166 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
 167 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
 168 #define CONFIG_SYS_I2C_OFFSET           0x3000
 169 #define CONFIG_SYS_FSL_I2C2_SPEED       200000
 170 #define CONFIG_SYS_FSL_I2C2_SLAVE       0x7F
 171 #define CONFIG_SYS_FSL_I2C2_OFFSET      0x3100
 172 #define CONFIG_SYS_I2C_BUSES    {{0, {I2C_NULL_HOP} }, \
 173                 {0, {{I2C_MUX_PCA9547, 0x70, 2} } }, \
 174                 {0, {{I2C_MUX_PCA9547, 0x70, 1} } }, \
 175                 {1, {I2C_NULL_HOP} } }
 176
 177 #define CONFIG_KM_IVM_BUS               2       /* I2C2 (Mux-Port 1)*/
 178
 179 #if defined(CONFIG_CMD_NAND)
 180 #define CONFIG_NAND_KMETER1
 181 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 182 #define CONFIG_SYS_NAND_BASE            CONFIG_SYS_KMBEC_FPGA_BASE
 183 #endif
 184
 185 /*
 186  * For booting Linux, the board info and command line data
 187  * have to be in the first 8 MB of memory, since this is
 188  * the maximum mapped by the Linux kernel during initialization.
 189  */
 190 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)
 191
 192 /*
 193  * Internal Definitions
 194  */
 195 #define BOOTFLASH_START 0xF0000000
 196
 197 #define CONFIG_KM_CONSOLE_TTY   "ttyS0"
 198
 199 /*
 200  * Environment Configuration
 201  */
 202 #define CONFIG_ENV_OVERWRITE
 203 #ifndef CONFIG_KM_DEF_ENV               /* if not set by keymile-common.h */
 204 #define CONFIG_KM_DEF_ENV "km-common=empty\0"
 205 #endif
 206
 207 #ifndef CONFIG_KM_DEF_ARCH
 208 #define CONFIG_KM_DEF_ARCH      "arch=ppc_82xx\0"
 209 #endif
 210
 211 #define CONFIG_EXTRA_ENV_SETTINGS \
 212         CONFIG_KM_DEF_ENV                                               \
 213         CONFIG_KM_DEF_ARCH                                              \
 214         "newenv="                                                       \
 215                 "prot off "__stringify(CONFIG_ENV_ADDR)" +0x40000 && "  \
 216                 "era "__stringify(CONFIG_ENV_ADDR)" +0x40000\0"         \
 217         "unlock=yes\0"                                                  \
 218         ""
 219
 220 #if defined(CONFIG_UEC_ETH)
 221 #define CONFIG_HAS_ETH0
 222 #endif
 223
 224 /*
 225  * System IO Setup
 226  */
 227 #define CONFIG_SYS_SICRH                (SICRH_UC1EOBI | SICRH_UC2E1OBI)
 228
 229 /**
 230  * DDR RAM settings
 231  */
 232 #define CONFIG_SYS_DDR_SDRAM_CFG (\
 233         SDRAM_CFG_SDRAM_TYPE_DDR2 | \
 234         SDRAM_CFG_SREN | \
 235         SDRAM_CFG_HSE)
 236
 237 #define CONFIG_SYS_DDR_SDRAM_CFG2       0x00401000
 238
 239 #define CONFIG_SYS_DDR_CS0_CONFIG       (CSCONFIG_EN | CSCONFIG_AP | \
 240                                          CSCONFIG_ROW_BIT_13 | \
 241                                          CSCONFIG_COL_BIT_10 | \
 242                                          CSCONFIG_ODT_WR_ONLY_CURRENT)
 243
 244 #define CONFIG_SYS_DDR_CLK_CNTL (\
 245         DDR_SDRAM_CLK_CNTL_CLK_ADJUST_05)
 246
 247 #define CONFIG_SYS_DDR_INTERVAL (\
 248         (0x080 << SDRAM_INTERVAL_BSTOPRE_SHIFT) | \
 249         (0x203 << SDRAM_INTERVAL_REFINT_SHIFT))
 250
 251 #define CONFIG_SYS_DDR_CS0_BNDS                 0x0000007f
 252
 253 #define CONFIG_SYS_DDRCDR (\
 254         DDRCDR_EN | \
 255         DDRCDR_Q_DRN)
 256 #define CONFIG_SYS_DDR_MODE             0x47860452
 257 #define CONFIG_SYS_DDR_MODE2            0x8080c000
 258
 259 #define CONFIG_SYS_DDR_TIMING_0 (\
 260         (2 << TIMING_CFG0_MRS_CYC_SHIFT) | \
 261         (8 << TIMING_CFG0_ODT_PD_EXIT_SHIFT) | \
 262         (6 << TIMING_CFG0_PRE_PD_EXIT_SHIFT) | \
 263         (2 << TIMING_CFG0_ACT_PD_EXIT_SHIFT) | \
 264         (0 << TIMING_CFG0_WWT_SHIFT) | \
 265         (0 << TIMING_CFG0_RRT_SHIFT) | \
 266         (0 << TIMING_CFG0_WRT_SHIFT) | \
 267         (0 << TIMING_CFG0_RWT_SHIFT))
 268
 269 #define CONFIG_SYS_DDR_TIMING_1 ((TIMING_CFG1_CASLAT_50) | \
 270                                  (2 << TIMING_CFG1_WRTORD_SHIFT) | \
 271                                  (2 << TIMING_CFG1_ACTTOACT_SHIFT) | \
 272                                  (3 << TIMING_CFG1_WRREC_SHIFT) | \
 273                                  (7 << TIMING_CFG1_REFREC_SHIFT) | \
 274                                  (3 << TIMING_CFG1_ACTTORW_SHIFT) | \
 275                                  (8 << TIMING_CFG1_ACTTOPRE_SHIFT) | \
 276                                  (3 << TIMING_CFG1_PRETOACT_SHIFT))
 277
 278 #define CONFIG_SYS_DDR_TIMING_2 (\
 279         (0xa << TIMING_CFG2_FOUR_ACT_SHIFT) | \
 280         (3 << TIMING_CFG2_CKE_PLS_SHIFT) | \
 281         (2 << TIMING_CFG2_WR_DATA_DELAY_SHIFT) | \
 282         (2 << TIMING_CFG2_RD_TO_PRE_SHIFT) | \
 283         (4 << TIMING_CFG2_WR_LAT_DELAY_SHIFT) | \
 284         (5 << TIMING_CFG2_CPO_SHIFT) | \
 285         (0 << TIMING_CFG2_ADD_LAT_SHIFT))
 286
 287 #define CONFIG_SYS_DDR_TIMING_3                 0x00000000
 288
 289 /* EEprom support */
 290 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN          2
 291
 292 /*
 293  * Local Bus Configuration & Clock Setup
 294  */
 295 #define CONFIG_SYS_LCRR_DBYP            LCRR_DBYP
 296 #define CONFIG_SYS_LCRR_EADC            LCRR_EADC_2
 297 #define CONFIG_SYS_LCRR_CLKDIV          LCRR_CLKDIV_4
 298
 299 /*
 300  * PAXE on the local bus CS3
 301  */
 302 #define CONFIG_SYS_PAXE_BASE            0xA0000000
 303 #define CONFIG_SYS_PAXE_SIZE            256
 304
 305
 306 #endif /* CONFIG */