include/configs/kmcoge5ne.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * (C) Copyright 2012
   4  * Holger Brunck, Keymile GmbH Hannover, <holger.brunck@keymile.com>
   5  * Christian Herzig, Keymile AG Switzerland, <christian.herzig@keymile.com>
   6  */
   7
   8 #ifndef __CONFIG_H
   9 #define __CONFIG_H
  10
  11 /* KMBEC FPGA (PRIO) */
  12 #define CONFIG_SYS_KMBEC_FPGA_BASE      0xE8000000
  13 #define CONFIG_SYS_KMBEC_FPGA_SIZE      64
  14
  15 #define CONFIG_HOSTNAME         "kmcoge5ne"
  16 #define CONFIG_KM_BOARD_NAME    "kmcoge5ne"
  17 #define CONFIG_KM_DEF_NETDEV    "netdev=eth1\0"
  18 #define CONFIG_NAND_ECC_BCH
  19 #define CONFIG_NAND_KMETER1
  20 #define CONFIG_SYS_MAX_NAND_DEVICE              1
  21 #define NAND_MAX_CHIPS                          1
  22 #define CONFIG_SYS_NAND_BASE CONFIG_SYS_KMBEC_FPGA_BASE /* PRIO_BASE_ADDRESS */
  23
  24 #define CONFIG_KM_UBI_PARTITION_NAME_BOOT       "ubi0"
  25 #define CONFIG_KM_UBI_PARTITION_NAME_APP        "ubi1"
  26
  27 /*
  28  * High Level Configuration Options
  29  */
  30 #define CONFIG_QE                       /* Has QE */
  31
  32 /* include common defines/options for all Keymile boards */
  33 #include "km/keymile-common.h"
  34 #include "km/km-powerpc.h"
  35
  36 /*
  37  * System Clock Setup
  38  */
  39 #define CONFIG_83XX_CLKIN               66000000
  40 #define CONFIG_SYS_CLK_FREQ             66000000
  41 #define CONFIG_83XX_PCICLK              66000000
  42
  43 /*
  44  * IMMR new address
  45  */
  46 #define CONFIG_SYS_IMMR         0xE0000000
  47
  48 /*
  49  * Bus Arbitration Configuration Register (ACR)
  50  */
  51 #define CONFIG_SYS_ACR_PIPE_DEP 3       /* pipeline depth 4 transactions */
  52 #define CONFIG_SYS_ACR_RPTCNT   3       /* 4 consecutive transactions */
  53 #define CONFIG_SYS_ACR_APARK    0       /* park bus to master (below) */
  54 #define CONFIG_SYS_ACR_PARKM    3       /* parking master = QuiccEngine */
  55
  56 /*
  57  * DDR Setup
  58  */
  59 #define CONFIG_SYS_DDR_BASE             0x00000000 /* DDR is system memory */
  60 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_BASE
  61 #define CONFIG_SYS_SDRAM_BASE2  (CONFIG_SYS_SDRAM_BASE + 0x10000000) /* +256M */
  62
  63 #define CONFIG_SYS_DDR_SDRAM_BASE       CONFIG_SYS_DDR_BASE
  64 #define CONFIG_SYS_DDR_SDRAM_CLK_CNTL   (DDR_SDRAM_CLK_CNTL_SS_EN | \
  65                                         DDR_SDRAM_CLK_CNTL_CLK_ADJUST_05)
  66
  67 #define CFG_83XX_DDR_USES_CS0
  68
  69 /*
  70  * Manually set up DDR parameters
  71  */
  72 #define CONFIG_DDR_II
  73 #define CONFIG_SYS_DDR_SIZE             2048 /* MB */
  74
  75 /*
  76  * The reserved memory
  77  */
  78 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE /* start of monitor */
  79 #define CONFIG_SYS_FLASH_BASE           0xF0000000
  80
  81 #if (CONFIG_SYS_MONITOR_BASE < CONFIG_SYS_FLASH_BASE)
  82 #define CONFIG_SYS_RAMBOOT
  83 #endif
  84
  85 /* Reserve 768 kB for Mon */
  86 #define CONFIG_SYS_MONITOR_LEN          (768 * 1024)
  87
  88 /*
  89  * Initial RAM Base Address Setup
  90  */
  91 #define CONFIG_SYS_INIT_RAM_LOCK
  92 #define CONFIG_SYS_INIT_RAM_ADDR        0xE6000000 /* Initial RAM address */
  93 #define CONFIG_SYS_INIT_RAM_SIZE        0x1000 /* End of used area in RAM */
  94 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - \
  95                                                 GENERATED_GBL_DATA_SIZE)
  96
  97 /*
  98  * Init Local Bus Memory Controller:
  99  *
 100  * Bank Bus     Machine PortSz  Size  Device
 101  * ---- ---     ------- ------  -----  ------
 102  *  0   Local   GPCM    16 bit  256MB FLASH
 103  *  1   Local   GPCM     8 bit  128MB GPIO/PIGGY
 104  *
 105  */
 106 /*
 107  * FLASH on the Local Bus
 108  */
 109 #define CONFIG_SYS_FLASH_SIZE           256 /* max FLASH size is 256M */
 110
 111 #define CONFIG_SYS_BR0_PRELIM   (CONFIG_SYS_FLASH_BASE | \
 112                                 BR_PS_16 | /* 16 bit port size */ \
 113                                 BR_MS_GPCM | /* MSEL = GPCM */ \
 114                                 BR_V)
 115
 116 #define CONFIG_SYS_OR0_PRELIM   (MEG_TO_AM(CONFIG_SYS_FLASH_SIZE) | \
 117                                 OR_GPCM_CSNT | OR_GPCM_ACS_DIV2 | \
 118                                 OR_GPCM_SCY_5 | \
 119                                 OR_GPCM_TRLX_SET | OR_GPCM_EAD)
 120
 121 #define CONFIG_SYS_MAX_FLASH_BANKS      1   /* max num of flash banks   */
 122 #define CONFIG_SYS_MAX_FLASH_SECT       512 /* max num of sects on one chip */
 123 #define CONFIG_SYS_FLASH_BANKS_LIST { CONFIG_SYS_FLASH_BASE }
 124
 125 /*
 126  * PRIO1/PIGGY on the local bus CS1
 127  */
 128 /* Window base at flash base */
 129 #define CONFIG_SYS_BR1_PRELIM   (CONFIG_SYS_KMBEC_FPGA_BASE | \
 130                                 BR_PS_8 | /* 8 bit port size */ \
 131                                 BR_MS_GPCM | /* MSEL = GPCM */ \
 132                                 BR_V)
 133 #define CONFIG_SYS_OR1_PRELIM   (MEG_TO_AM(CONFIG_SYS_KMBEC_FPGA_SIZE) | \
 134                                 OR_GPCM_CSNT | OR_GPCM_ACS_DIV2 | \
 135                                 OR_GPCM_SCY_2 | \
 136                                 OR_GPCM_TRLX_SET | OR_GPCM_EAD)
 137
 138 /*
 139  * Serial Port
 140  */
 141 #define CONFIG_SYS_NS16550_SERIAL
 142 #define CONFIG_SYS_NS16550_REG_SIZE     1
 143 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 144
 145 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_IMMR+0x4500)
 146 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_IMMR+0x4600)
 147
 148 /*
 149  * QE UEC ethernet configuration
 150  */
 151 #define CONFIG_UEC_ETH
 152 #define CONFIG_ETHPRIME         "UEC0"
 153
 154 #define CONFIG_UEC_ETH1         /* GETH1 */
 155 #define UEC_VERBOSE_DEBUG       1
 156
 157 #ifdef CONFIG_UEC_ETH1
 158 #define CONFIG_SYS_UEC1_UCC_NUM 3       /* UCC4 */
 159 #define CONFIG_SYS_UEC1_RX_CLK          QE_CLK_NONE /* not used in RMII Mode */
 160 #define CONFIG_SYS_UEC1_TX_CLK          QE_CLK17
 161 #define CONFIG_SYS_UEC1_ETH_TYPE        FAST_ETH
 162 #define CONFIG_SYS_UEC1_PHY_ADDR        0
 163 #define CONFIG_SYS_UEC1_INTERFACE_TYPE  PHY_INTERFACE_MODE_RMII
 164 #define CONFIG_SYS_UEC1_INTERFACE_SPEED 100
 165 #endif
 166
 167 /*
 168  * Environment
 169  */
 170
 171 #ifndef CONFIG_SYS_RAMBOOT
 172 #ifndef CONFIG_ENV_ADDR
 173 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE + \
 174                                         CONFIG_SYS_MONITOR_LEN)
 175 #endif
 176 #define CONFIG_ENV_SECT_SIZE    0x20000 /* 128K(one sector) for env */
 177 #ifndef CONFIG_ENV_OFFSET
 178 #define CONFIG_ENV_OFFSET       (CONFIG_SYS_MONITOR_LEN)
 179 #endif
 180
 181 /* Address and size of Redundant Environment Sector     */
 182 #define CONFIG_ENV_OFFSET_REDUND        (CONFIG_ENV_OFFSET + \
 183                                                 CONFIG_ENV_SECT_SIZE)
 184 #define CONFIG_ENV_SIZE_REDUND  (CONFIG_ENV_SIZE)
 185
 186 #else /* CFG_SYS_RAMBOOT */
 187 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - 0x1000)
 188 #define CONFIG_ENV_SIZE         0x2000
 189 #endif /* CFG_SYS_RAMBOOT */
 190
 191 /* I2C */
 192 #define CONFIG_SYS_I2C
 193 #define CONFIG_SYS_NUM_I2C_BUSES        4
 194 #define CONFIG_SYS_I2C_MAX_HOPS         1
 195 #define CONFIG_SYS_I2C_FSL
 196 #define CONFIG_SYS_FSL_I2C_SPEED        200000
 197 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
 198 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
 199 #define CONFIG_SYS_I2C_OFFSET           0x3000
 200 #define CONFIG_SYS_FSL_I2C2_SPEED       200000
 201 #define CONFIG_SYS_FSL_I2C2_SLAVE       0x7F
 202 #define CONFIG_SYS_FSL_I2C2_OFFSET      0x3100
 203 #define CONFIG_SYS_I2C_BUSES    {{0, {I2C_NULL_HOP} }, \
 204                 {0, {{I2C_MUX_PCA9547, 0x70, 2} } }, \
 205                 {0, {{I2C_MUX_PCA9547, 0x70, 1} } }, \
 206                 {1, {I2C_NULL_HOP} } }
 207
 208 #define CONFIG_KM_IVM_BUS               2       /* I2C2 (Mux-Port 1)*/
 209
 210 #if defined(CONFIG_CMD_NAND)
 211 #define CONFIG_NAND_KMETER1
 212 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 213 #define CONFIG_SYS_NAND_BASE            CONFIG_SYS_KMBEC_FPGA_BASE
 214 #endif
 215
 216 /*
 217  * For booting Linux, the board info and command line data
 218  * have to be in the first 8 MB of memory, since this is
 219  * the maximum mapped by the Linux kernel during initialization.
 220  */
 221 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)
 222
 223 /*
 224  * Core HID Setup
 225  */
 226 #define CONFIG_SYS_HID0_INIT            0x000000000
 227 #define CONFIG_SYS_HID0_FINAL           (HID0_ENABLE_MACHINE_CHECK | \
 228                                          HID0_ENABLE_INSTRUCTION_CACHE)
 229 #define CONFIG_SYS_HID2                 HID2_HBE
 230
 231 /*
 232  * Internal Definitions
 233  */
 234 #define BOOTFLASH_START 0xF0000000
 235
 236 #define CONFIG_KM_CONSOLE_TTY   "ttyS0"
 237
 238 /*
 239  * Environment Configuration
 240  */
 241 #define CONFIG_ENV_OVERWRITE
 242 #ifndef CONFIG_KM_DEF_ENV               /* if not set by keymile-common.h */
 243 #define CONFIG_KM_DEF_ENV "km-common=empty\0"
 244 #endif
 245
 246 #ifndef CONFIG_KM_DEF_ARCH
 247 #define CONFIG_KM_DEF_ARCH      "arch=ppc_82xx\0"
 248 #endif
 249
 250 #define CONFIG_EXTRA_ENV_SETTINGS \
 251         CONFIG_KM_DEF_ENV                                               \
 252         CONFIG_KM_DEF_ARCH                                              \
 253         "newenv="                                                       \
 254                 "prot off "__stringify(CONFIG_ENV_ADDR)" +0x40000 && "  \
 255                 "era "__stringify(CONFIG_ENV_ADDR)" +0x40000\0"         \
 256         "unlock=yes\0"                                                  \
 257         ""
 258
 259 #if defined(CONFIG_UEC_ETH)
 260 #define CONFIG_HAS_ETH0
 261 #endif
 262
 263 /*
 264  * System IO Setup
 265  */
 266 #define CONFIG_SYS_SICRH                (SICRH_UC1EOBI | SICRH_UC2E1OBI)
 267
 268 /**
 269  * DDR RAM settings
 270  */
 271 #define CONFIG_SYS_DDR_SDRAM_CFG (\
 272         SDRAM_CFG_SDRAM_TYPE_DDR2 | \
 273         SDRAM_CFG_SREN | \
 274         SDRAM_CFG_HSE)
 275
 276 #define CONFIG_SYS_DDR_SDRAM_CFG2       0x00401000
 277
 278 /**
 279  * KMCOGE5NE has 512 MB RAM
 280  */
 281 #define CONFIG_SYS_DDR_CS0_CONFIG (\
 282         CSCONFIG_EN | \
 283         CSCONFIG_AP | \
 284         CSCONFIG_ODT_WR_ONLY_CURRENT | \
 285         CSCONFIG_BANK_BIT_3 | \
 286         CSCONFIG_ROW_BIT_13 | \
 287         CSCONFIG_COL_BIT_10)
 288
 289 #define CONFIG_SYS_DDR_CLK_CNTL (\
 290         DDR_SDRAM_CLK_CNTL_CLK_ADJUST_05)
 291
 292 #define CONFIG_SYS_DDR_INTERVAL (\
 293         (0x080 << SDRAM_INTERVAL_BSTOPRE_SHIFT) | \
 294         (0x203 << SDRAM_INTERVAL_REFINT_SHIFT))
 295
 296 #define CONFIG_SYS_DDR_CS0_BNDS                 0x0000007f
 297
 298 #define CONFIG_SYS_DDRCDR (\
 299         DDRCDR_EN | \
 300         DDRCDR_Q_DRN)
 301 #define CONFIG_SYS_DDR_MODE             0x47860452
 302 #define CONFIG_SYS_DDR_MODE2            0x8080c000
 303
 304 #define CONFIG_SYS_DDR_TIMING_0 (\
 305         (2 << TIMING_CFG0_MRS_CYC_SHIFT) | \
 306         (8 << TIMING_CFG0_ODT_PD_EXIT_SHIFT) | \
 307         (6 << TIMING_CFG0_PRE_PD_EXIT_SHIFT) | \
 308         (2 << TIMING_CFG0_ACT_PD_EXIT_SHIFT) | \
 309         (0 << TIMING_CFG0_WWT_SHIFT) | \
 310         (0 << TIMING_CFG0_RRT_SHIFT) | \
 311         (0 << TIMING_CFG0_WRT_SHIFT) | \
 312         (0 << TIMING_CFG0_RWT_SHIFT))
 313
 314 #define CONFIG_SYS_DDR_TIMING_1 ((TIMING_CFG1_CASLAT_50) | \
 315                                  (2 << TIMING_CFG1_WRTORD_SHIFT) | \
 316                                  (2 << TIMING_CFG1_ACTTOACT_SHIFT) | \
 317                                  (3 << TIMING_CFG1_WRREC_SHIFT) | \
 318                                  (7 << TIMING_CFG1_REFREC_SHIFT) | \
 319                                  (3 << TIMING_CFG1_ACTTORW_SHIFT) | \
 320                                  (8 << TIMING_CFG1_ACTTOPRE_SHIFT) | \
 321                                  (3 << TIMING_CFG1_PRETOACT_SHIFT))
 322
 323 #define CONFIG_SYS_DDR_TIMING_2 (\
 324         (0xa << TIMING_CFG2_FOUR_ACT_SHIFT) | \
 325         (3 << TIMING_CFG2_CKE_PLS_SHIFT) | \
 326         (2 << TIMING_CFG2_WR_DATA_DELAY_SHIFT) | \
 327         (2 << TIMING_CFG2_RD_TO_PRE_SHIFT) | \
 328         (4 << TIMING_CFG2_WR_LAT_DELAY_SHIFT) | \
 329         (5 << TIMING_CFG2_CPO_SHIFT) | \
 330         (0 << TIMING_CFG2_ADD_LAT_SHIFT))
 331
 332 #define CONFIG_SYS_DDR_TIMING_3                 0x00000000
 333
 334 /* EEprom support */
 335 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN          2
 336
 337 /*
 338  * Local Bus Configuration & Clock Setup
 339  */
 340 #define CONFIG_SYS_LCRR_DBYP            LCRR_DBYP
 341 #define CONFIG_SYS_LCRR_EADC            LCRR_EADC_2
 342 #define CONFIG_SYS_LCRR_CLKDIV          LCRR_CLKDIV_4
 343
 344 /*
 345  * PAXE on the local bus CS3
 346  */
 347 #define CONFIG_SYS_PAXE_BASE            0xA0000000
 348 #define CONFIG_SYS_PAXE_SIZE            256
 349
 350 #define CONFIG_SYS_BR3_PRELIM (\
 351         CONFIG_SYS_PAXE_BASE | \
 352         (1 << BR_PS_SHIFT) | \
 353         BR_V)
 354
 355 #define CONFIG_SYS_OR3_PRELIM (\
 356         MEG_TO_AM(CONFIG_SYS_PAXE_SIZE) | \
 357         OR_GPCM_CSNT | \
 358         OR_GPCM_ACS_DIV2 | \
 359         OR_GPCM_SCY_2 | \
 360         OR_GPCM_TRLX | \
 361         OR_GPCM_EAD)
 362
 363 /*
 364  * BFTIC3 on the local bus CS4
 365  */
 366 #define CONFIG_SYS_BFTIC3_BASE                  0xB0000000
 367 #define CONFIG_SYS_BFTIC3_SIZE                  256
 368
 369 #define CONFIG_SYS_BR4_PRELIM (\
 370         CONFIG_SYS_BFTIC3_BASE |\
 371         (1 << BR_PS_SHIFT) | \
 372         BR_V)
 373
 374 #define CONFIG_SYS_OR4_PRELIM (\
 375         MEG_TO_AM(CONFIG_SYS_BFTIC3_SIZE) |\
 376         OR_GPCM_CSNT | \
 377         OR_GPCM_ACS_DIV2 |\
 378         OR_GPCM_SCY_2 |\
 379         OR_GPCM_TRLX |\
 380         OR_GPCM_EAD)
 381
 382 /* enable POST tests */
 383 #define CONFIG_POST (CONFIG_SYS_POST_MEMORY|CONFIG_SYS_POST_MEM_REGIONS)
 384 #define CONFIG_POST_EXTERNAL_WORD_FUNCS /* use own functions, not generic */
 385 #define CPM_POST_WORD_ADDR  CONFIG_SYS_MEMTEST_END
 386 #define CONFIG_TESTPIN_REG  gprt3       /* for kmcoge5ne */
 387 #define CONFIG_TESTPIN_MASK 0x20        /* for kmcoge5ne */
 388
 389 #endif /* CONFIG */