include/configs/kmcoge5ne.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * (C) Copyright 2012
   4  * Holger Brunck, Keymile GmbH Hannover, <holger.brunck@keymile.com>
   5  * Christian Herzig, Keymile AG Switzerland, <christian.herzig@keymile.com>
   6  */
   7
   8 #ifndef __CONFIG_H
   9 #define __CONFIG_H
  10
  11 /* KMBEC FPGA (PRIO) */
  12 #define CONFIG_SYS_KMBEC_FPGA_BASE      0xE8000000
  13 #define CONFIG_SYS_KMBEC_FPGA_SIZE      64
  14
  15 #define CONFIG_HOSTNAME         "kmcoge5ne"
  16 #define CONFIG_KM_BOARD_NAME    "kmcoge5ne"
  17 #define CONFIG_KM_DEF_NETDEV    "netdev=eth1\0"
  18 #define CONFIG_NAND_ECC_BCH
  19 #define CONFIG_NAND_KMETER1
  20 #define CONFIG_SYS_MAX_NAND_DEVICE              1
  21 #define NAND_MAX_CHIPS                          1
  22 #define CONFIG_SYS_NAND_BASE CONFIG_SYS_KMBEC_FPGA_BASE /* PRIO_BASE_ADDRESS */
  23
  24 #define CONFIG_KM_UBI_PARTITION_NAME_BOOT       "ubi0"
  25 #define CONFIG_KM_UBI_PARTITION_NAME_APP        "ubi1"
  26
  27 /*
  28  * High Level Configuration Options
  29  */
  30 #define CONFIG_QE                       /* Has QE */
  31
  32 /* include common defines/options for all Keymile boards */
  33 #include "km/keymile-common.h"
  34 #include "km/km-powerpc.h"
  35
  36 /*
  37  * System Clock Setup
  38  */
  39 #define CONFIG_83XX_CLKIN               66000000
  40 #define CONFIG_SYS_CLK_FREQ             66000000
  41 #define CONFIG_83XX_PCICLK              66000000
  42
  43 /*
  44  * Bus Arbitration Configuration Register (ACR)
  45  */
  46 #define CONFIG_SYS_ACR_PIPE_DEP 3       /* pipeline depth 4 transactions */
  47 #define CONFIG_SYS_ACR_RPTCNT   3       /* 4 consecutive transactions */
  48 #define CONFIG_SYS_ACR_APARK    0       /* park bus to master (below) */
  49 #define CONFIG_SYS_ACR_PARKM    3       /* parking master = QuiccEngine */
  50
  51 /*
  52  * DDR Setup
  53  */
  54 #define CONFIG_SYS_DDR_BASE             0x00000000 /* DDR is system memory */
  55 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_BASE
  56 #define CONFIG_SYS_SDRAM_BASE2  (CONFIG_SYS_SDRAM_BASE + 0x10000000) /* +256M */
  57
  58 #define CONFIG_SYS_DDR_SDRAM_BASE       CONFIG_SYS_DDR_BASE
  59 #define CONFIG_SYS_DDR_SDRAM_CLK_CNTL   (DDR_SDRAM_CLK_CNTL_SS_EN | \
  60                                         DDR_SDRAM_CLK_CNTL_CLK_ADJUST_05)
  61
  62 #define CFG_83XX_DDR_USES_CS0
  63
  64 /*
  65  * Manually set up DDR parameters
  66  */
  67 #define CONFIG_DDR_II
  68 #define CONFIG_SYS_DDR_SIZE             2048 /* MB */
  69
  70 /*
  71  * The reserved memory
  72  */
  73 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE /* start of monitor */
  74 #define CONFIG_SYS_FLASH_BASE           0xF0000000
  75
  76 #if (CONFIG_SYS_MONITOR_BASE < CONFIG_SYS_FLASH_BASE)
  77 #define CONFIG_SYS_RAMBOOT
  78 #endif
  79
  80 /* Reserve 768 kB for Mon */
  81 #define CONFIG_SYS_MONITOR_LEN          (768 * 1024)
  82
  83 /*
  84  * Initial RAM Base Address Setup
  85  */
  86 #define CONFIG_SYS_INIT_RAM_LOCK
  87 #define CONFIG_SYS_INIT_RAM_ADDR        0xE6000000 /* Initial RAM address */
  88 #define CONFIG_SYS_INIT_RAM_SIZE        0x1000 /* End of used area in RAM */
  89 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - \
  90                                                 GENERATED_GBL_DATA_SIZE)
  91
  92 /*
  93  * Init Local Bus Memory Controller:
  94  *
  95  * Bank Bus     Machine PortSz  Size  Device
  96  * ---- ---     ------- ------  -----  ------
  97  *  0   Local   GPCM    16 bit  256MB FLASH
  98  *  1   Local   GPCM     8 bit  128MB GPIO/PIGGY
  99  *
 100  */
 101 /*
 102  * FLASH on the Local Bus
 103  */
 104 #define CONFIG_SYS_FLASH_SIZE           256 /* max FLASH size is 256M */
 105
 106
 107 #define CONFIG_SYS_MAX_FLASH_BANKS      1   /* max num of flash banks   */
 108 #define CONFIG_SYS_MAX_FLASH_SECT       512 /* max num of sects on one chip */
 109 #define CONFIG_SYS_FLASH_BANKS_LIST { CONFIG_SYS_FLASH_BASE }
 110
 111 /*
 112  * PRIO1/PIGGY on the local bus CS1
 113  */
 114
 115
 116 /*
 117  * Serial Port
 118  */
 119 #define CONFIG_SYS_NS16550_SERIAL
 120 #define CONFIG_SYS_NS16550_REG_SIZE     1
 121 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 122
 123 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_IMMR+0x4500)
 124 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_IMMR+0x4600)
 125
 126 /*
 127  * QE UEC ethernet configuration
 128  */
 129 #define CONFIG_UEC_ETH
 130 #define CONFIG_ETHPRIME         "UEC0"
 131
 132 #define CONFIG_UEC_ETH1         /* GETH1 */
 133 #define UEC_VERBOSE_DEBUG       1
 134
 135 #ifdef CONFIG_UEC_ETH1
 136 #define CONFIG_SYS_UEC1_UCC_NUM 3       /* UCC4 */
 137 #define CONFIG_SYS_UEC1_RX_CLK          QE_CLK_NONE /* not used in RMII Mode */
 138 #define CONFIG_SYS_UEC1_TX_CLK          QE_CLK17
 139 #define CONFIG_SYS_UEC1_ETH_TYPE        FAST_ETH
 140 #define CONFIG_SYS_UEC1_PHY_ADDR        0
 141 #define CONFIG_SYS_UEC1_INTERFACE_TYPE  PHY_INTERFACE_MODE_RMII
 142 #define CONFIG_SYS_UEC1_INTERFACE_SPEED 100
 143 #endif
 144
 145 /*
 146  * Environment
 147  */
 148
 149 #ifndef CONFIG_SYS_RAMBOOT
 150 #ifndef CONFIG_ENV_ADDR
 151 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE + \
 152                                         CONFIG_SYS_MONITOR_LEN)
 153 #endif
 154 #define CONFIG_ENV_SECT_SIZE    0x20000 /* 128K(one sector) for env */
 155 #ifndef CONFIG_ENV_OFFSET
 156 #define CONFIG_ENV_OFFSET       (CONFIG_SYS_MONITOR_LEN)
 157 #endif
 158
 159 /* Address and size of Redundant Environment Sector     */
 160 #define CONFIG_ENV_OFFSET_REDUND        (CONFIG_ENV_OFFSET + \
 161                                                 CONFIG_ENV_SECT_SIZE)
 162 #define CONFIG_ENV_SIZE_REDUND  (CONFIG_ENV_SIZE)
 163
 164 #else /* CFG_SYS_RAMBOOT */
 165 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - 0x1000)
 166 #define CONFIG_ENV_SIZE         0x2000
 167 #endif /* CFG_SYS_RAMBOOT */
 168
 169 /* I2C */
 170 #define CONFIG_SYS_I2C
 171 #define CONFIG_SYS_NUM_I2C_BUSES        4
 172 #define CONFIG_SYS_I2C_MAX_HOPS         1
 173 #define CONFIG_SYS_I2C_FSL
 174 #define CONFIG_SYS_FSL_I2C_SPEED        200000
 175 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
 176 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
 177 #define CONFIG_SYS_I2C_OFFSET           0x3000
 178 #define CONFIG_SYS_FSL_I2C2_SPEED       200000
 179 #define CONFIG_SYS_FSL_I2C2_SLAVE       0x7F
 180 #define CONFIG_SYS_FSL_I2C2_OFFSET      0x3100
 181 #define CONFIG_SYS_I2C_BUSES    {{0, {I2C_NULL_HOP} }, \
 182                 {0, {{I2C_MUX_PCA9547, 0x70, 2} } }, \
 183                 {0, {{I2C_MUX_PCA9547, 0x70, 1} } }, \
 184                 {1, {I2C_NULL_HOP} } }
 185
 186 #define CONFIG_KM_IVM_BUS               2       /* I2C2 (Mux-Port 1)*/
 187
 188 #if defined(CONFIG_CMD_NAND)
 189 #define CONFIG_NAND_KMETER1
 190 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 191 #define CONFIG_SYS_NAND_BASE            CONFIG_SYS_KMBEC_FPGA_BASE
 192 #endif
 193
 194 /*
 195  * For booting Linux, the board info and command line data
 196  * have to be in the first 8 MB of memory, since this is
 197  * the maximum mapped by the Linux kernel during initialization.
 198  */
 199 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)
 200
 201 /*
 202  * Internal Definitions
 203  */
 204 #define BOOTFLASH_START 0xF0000000
 205
 206 #define CONFIG_KM_CONSOLE_TTY   "ttyS0"
 207
 208 /*
 209  * Environment Configuration
 210  */
 211 #define CONFIG_ENV_OVERWRITE
 212 #ifndef CONFIG_KM_DEF_ENV               /* if not set by keymile-common.h */
 213 #define CONFIG_KM_DEF_ENV "km-common=empty\0"
 214 #endif
 215
 216 #ifndef CONFIG_KM_DEF_ARCH
 217 #define CONFIG_KM_DEF_ARCH      "arch=ppc_82xx\0"
 218 #endif
 219
 220 #define CONFIG_EXTRA_ENV_SETTINGS \
 221         CONFIG_KM_DEF_ENV                                               \
 222         CONFIG_KM_DEF_ARCH                                              \
 223         "newenv="                                                       \
 224                 "prot off "__stringify(CONFIG_ENV_ADDR)" +0x40000 && "  \
 225                 "era "__stringify(CONFIG_ENV_ADDR)" +0x40000\0"         \
 226         "unlock=yes\0"                                                  \
 227         ""
 228
 229 #if defined(CONFIG_UEC_ETH)
 230 #define CONFIG_HAS_ETH0
 231 #endif
 232
 233 /*
 234  * System IO Setup
 235  */
 236 #define CONFIG_SYS_SICRH                (SICRH_UC1EOBI | SICRH_UC2E1OBI)
 237
 238 /**
 239  * DDR RAM settings
 240  */
 241 #define CONFIG_SYS_DDR_SDRAM_CFG (\
 242         SDRAM_CFG_SDRAM_TYPE_DDR2 | \
 243         SDRAM_CFG_SREN | \
 244         SDRAM_CFG_HSE)
 245
 246 #define CONFIG_SYS_DDR_SDRAM_CFG2       0x00401000
 247
 248 /**
 249  * KMCOGE5NE has 512 MB RAM
 250  */
 251 #define CONFIG_SYS_DDR_CS0_CONFIG (\
 252         CSCONFIG_EN | \
 253         CSCONFIG_AP | \
 254         CSCONFIG_ODT_WR_ONLY_CURRENT | \
 255         CSCONFIG_BANK_BIT_3 | \
 256         CSCONFIG_ROW_BIT_13 | \
 257         CSCONFIG_COL_BIT_10)
 258
 259 #define CONFIG_SYS_DDR_CLK_CNTL (\
 260         DDR_SDRAM_CLK_CNTL_CLK_ADJUST_05)
 261
 262 #define CONFIG_SYS_DDR_INTERVAL (\
 263         (0x080 << SDRAM_INTERVAL_BSTOPRE_SHIFT) | \
 264         (0x203 << SDRAM_INTERVAL_REFINT_SHIFT))
 265
 266 #define CONFIG_SYS_DDR_CS0_BNDS                 0x0000007f
 267
 268 #define CONFIG_SYS_DDRCDR (\
 269         DDRCDR_EN | \
 270         DDRCDR_Q_DRN)
 271 #define CONFIG_SYS_DDR_MODE             0x47860452
 272 #define CONFIG_SYS_DDR_MODE2            0x8080c000
 273
 274 #define CONFIG_SYS_DDR_TIMING_0 (\
 275         (2 << TIMING_CFG0_MRS_CYC_SHIFT) | \
 276         (8 << TIMING_CFG0_ODT_PD_EXIT_SHIFT) | \
 277         (6 << TIMING_CFG0_PRE_PD_EXIT_SHIFT) | \
 278         (2 << TIMING_CFG0_ACT_PD_EXIT_SHIFT) | \
 279         (0 << TIMING_CFG0_WWT_SHIFT) | \
 280         (0 << TIMING_CFG0_RRT_SHIFT) | \
 281         (0 << TIMING_CFG0_WRT_SHIFT) | \
 282         (0 << TIMING_CFG0_RWT_SHIFT))
 283
 284 #define CONFIG_SYS_DDR_TIMING_1 ((TIMING_CFG1_CASLAT_50) | \
 285                                  (2 << TIMING_CFG1_WRTORD_SHIFT) | \
 286                                  (2 << TIMING_CFG1_ACTTOACT_SHIFT) | \
 287                                  (3 << TIMING_CFG1_WRREC_SHIFT) | \
 288                                  (7 << TIMING_CFG1_REFREC_SHIFT) | \
 289                                  (3 << TIMING_CFG1_ACTTORW_SHIFT) | \
 290                                  (8 << TIMING_CFG1_ACTTOPRE_SHIFT) | \
 291                                  (3 << TIMING_CFG1_PRETOACT_SHIFT))
 292
 293 #define CONFIG_SYS_DDR_TIMING_2 (\
 294         (0xa << TIMING_CFG2_FOUR_ACT_SHIFT) | \
 295         (3 << TIMING_CFG2_CKE_PLS_SHIFT) | \
 296         (2 << TIMING_CFG2_WR_DATA_DELAY_SHIFT) | \
 297         (2 << TIMING_CFG2_RD_TO_PRE_SHIFT) | \
 298         (4 << TIMING_CFG2_WR_LAT_DELAY_SHIFT) | \
 299         (5 << TIMING_CFG2_CPO_SHIFT) | \
 300         (0 << TIMING_CFG2_ADD_LAT_SHIFT))
 301
 302 #define CONFIG_SYS_DDR_TIMING_3                 0x00000000
 303
 304 /* EEprom support */
 305 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN          2
 306
 307 /*
 308  * Local Bus Configuration & Clock Setup
 309  */
 310 #define CONFIG_SYS_LCRR_DBYP            LCRR_DBYP
 311 #define CONFIG_SYS_LCRR_EADC            LCRR_EADC_2
 312 #define CONFIG_SYS_LCRR_CLKDIV          LCRR_CLKDIV_4
 313
 314 /*
 315  * PAXE on the local bus CS3
 316  */
 317 #define CONFIG_SYS_PAXE_BASE            0xA0000000
 318 #define CONFIG_SYS_PAXE_SIZE            256
 319
 320
 321 /*
 322  * BFTIC3 on the local bus CS4
 323  */
 324 #define CONFIG_SYS_BFTIC3_BASE                  0xB0000000
 325 #define CONFIG_SYS_BFTIC3_SIZE                  256
 326
 327
 328 /* enable POST tests */
 329 #define CONFIG_POST (CONFIG_SYS_POST_MEMORY|CONFIG_SYS_POST_MEM_REGIONS)
 330 #define CONFIG_POST_EXTERNAL_WORD_FUNCS /* use own functions, not generic */
 331 #define CPM_POST_WORD_ADDR  CONFIG_SYS_MEMTEST_END
 332 #define CONFIG_TESTPIN_REG  gprt3       /* for kmcoge5ne */
 333 #define CONFIG_TESTPIN_MASK 0x20        /* for kmcoge5ne */
 334
 335 #endif /* CONFIG */