ARMV7: AM3517/05: Add support for CraneBoard.
[oweals/u-boot.git] / include / configs / innokom.h
1 /*
2  * (C) Copyright 2000, 2001, 2002
3  * Robert Schwebel, Pengutronix, r.schwebel@pengutronix.de.
4  *
5  * Configuration for the Auerswald Innokom CPU board.
6  *
7  * See file CREDITS for list of people who contributed to this
8  * project.
9  *
10  * This program is free software; you can redistribute it and/or
11  * modify it under the terms of the GNU General Public License as
12  * published by the Free Software Foundation; either version 2 of
13  * the License, or (at your option) any later version.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
18  * GNU General Public License for more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program; if not, write to the Free Software
22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
23  * MA 02111-1307 USA
24  */
25
26 /*
27  * include/configs/innokom.h - configuration options, board specific
28  */
29
30 #ifndef __CONFIG_H
31 #define __CONFIG_H
32
33 /*
34  * High Level Configuration Options
35  * (easy to change)
36  */
37 #define CONFIG_PXA250           1       /* This is an PXA250 CPU            */
38 #define CONFIG_INNOKOM          1       /* on an Auerswald Innokom board    */
39
40 #undef CONFIG_USE_IRQ                   /* we don't need IRQ/FIQ stuff      */
41                                         /* for timer/console/ethernet       */
42
43 #define CONFIG_SYS_TEXT_BASE    0x0
44
45 /* we will never enable dcache, because we have to setup MMU first */
46 #define CONFIG_SYS_NO_DCACHE
47
48 /*
49  * Hardware drivers
50  */
51
52 /*
53  * select serial console configuration
54  */
55 #define CONFIG_PXA_SERIAL
56 #define CONFIG_FFUART           1       /* we use FFUART on CSB226 */
57
58 /* allow to overwrite serial and ethaddr */
59 #define CONFIG_ENV_OVERWRITE
60
61 #define CONFIG_BAUDRATE         19200
62 #define CONFIG_MISC_INIT_R      1       /* we have a misc_init_r() function */
63
64
65 /*
66  * BOOTP options
67  */
68 #define CONFIG_BOOTP_BOOTFILESIZE
69 #define CONFIG_BOOTP_BOOTPATH
70 #define CONFIG_BOOTP_GATEWAY
71 #define CONFIG_BOOTP_HOSTNAME
72
73
74 /*
75  * Command line configuration.
76  */
77
78 #define CONFIG_CMD_ASKENV
79 #define CONFIG_CMD_BDI
80 #define CONFIG_CMD_CACHE
81 #define CONFIG_CMD_DHCP
82 #define CONFIG_CMD_ECHO
83 #define CONFIG_CMD_SAVEENV
84 #define CONFIG_CMD_FLASH
85 #define CONFIG_CMD_I2C
86 #define CONFIG_CMD_IMI
87 #define CONFIG_CMD_LOADB
88 #define CONFIG_CMD_MEMORY
89 #define CONFIG_CMD_NET
90 #define CONFIG_CMD_RUN
91
92
93 #define CONFIG_BOOTDELAY        3
94 /* #define CONFIG_BOOTARGS      "root=/dev/nfs ip=bootp console=ttyS0,19200" */
95 #define CONFIG_BOOTARGS         "console=ttyS0,19200"
96 #define CONFIG_ETHADDR          FF:FF:FF:FF:FF:FF
97 #define CONFIG_NETMASK          255.255.255.0
98 #define CONFIG_IPADDR           192.168.1.56
99 #define CONFIG_SERVERIP         192.168.1.2
100 #define CONFIG_BOOTCOMMAND      "bootm 0x40000"
101 #define CONFIG_SHOW_BOOT_PROGRESS
102
103 #define CONFIG_CMDLINE_TAG      1
104
105 /*
106  * Miscellaneous configurable options
107  */
108
109 /*
110  * Size of malloc() pool
111  */
112 #define CONFIG_SYS_MALLOC_LEN           (256*1024)
113
114 #define CONFIG_SYS_LONGHELP                             /* undef to save memory         */
115 #define CONFIG_SYS_PROMPT               "uboot> "       /* Monitor Command Prompt       */
116 #define CONFIG_SYS_CBSIZE               256             /* Console I/O Buffer Size      */
117 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
118 #define CONFIG_SYS_MAXARGS              16              /* max number of command args   */
119 #define CONFIG_SYS_BARGSIZE             CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
120
121 #define CONFIG_SYS_MEMTEST_START        0xa0400000      /* memtest works on     */
122 #define CONFIG_SYS_MEMTEST_END         0xa0800000      /* 4 ... 8 MB in DRAM   */
123
124 #define CONFIG_SYS_LOAD_ADDR           0xa3000000      /* load kernel to this address   */
125
126 #define CONFIG_SYS_HZ                   1000
127                                                 /* RS: the oscillator is actually 3680130?? */
128
129 #define CONFIG_SYS_CPUSPEED            0x141           /* set core clock to 200/200/100 MHz */
130                                                 /* 0101000001 */
131                                                 /*      ^^^^^ Memory Speed 99.53 MHz         */
132                                                 /*    ^^      Run Mode Speed = 2x Mem Speed  */
133                                                 /* ^^         Turbo Mode Sp. = 1x Run M. Sp. */
134
135 #define CONFIG_SYS_MONITOR_LEN          0x20000         /* 128 KiB */
136
137                                                 /* valid baudrates */
138 #define CONFIG_SYS_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
139
140 /*
141  * I2C bus
142  */
143 #define CONFIG_HARD_I2C                 1
144 #define CONFIG_SYS_I2C_SPEED                    50000
145 #define CONFIG_SYS_I2C_SLAVE                    0xfe
146
147 #define CONFIG_ENV_IS_IN_EEPROM         1
148
149 #define CONFIG_ENV_OFFSET                       0x00    /* environment starts here  */
150 #define CONFIG_ENV_SIZE                 1024    /* 1 KiB                    */
151 #define CONFIG_SYS_I2C_EEPROM_ADDR              0x50    /* A0 = 0 (hardwired)       */
152 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS       5       /* 5 bits = 32 octets       */
153 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS   15      /* between stop and start   */
154 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN          2       /* length of address        */
155 #define CONFIG_SYS_EEPROM_SIZE                  4096    /* size in bytes            */
156 #define CONFIG_SYS_I2C_INIT_BOARD               1       /* board has it's own init  */
157
158 /*
159  * SMSC91C111 Network Card
160  */
161 #define CONFIG_NET_MULTI
162 #define CONFIG_SMC91111         1
163 #define CONFIG_SMC91111_BASE            0x14000000 /* chip select 5         */
164 #undef  CONFIG_SMC_USE_32_BIT                      /* 16 bit bus access     */
165 #undef  CONFIG_SMC_91111_EXT_PHY                   /* we use internal phy   */
166 #define CONFIG_SMC_AUTONEG_TIMEOUT      10         /* timeout 10 seconds    */
167 #undef  CONFIG_SHOW_ACTIVITY
168 #define CONFIG_NET_RETRY_COUNT          10         /* # of retries          */
169
170 /*
171  * Stack sizes
172  *
173  * The stack sizes are set up in start.S using the settings below
174  */
175 #define CONFIG_STACKSIZE        (128*1024)      /* regular stack */
176 #ifdef  CONFIG_USE_IRQ
177 #define CONFIG_STACKSIZE_IRQ    (4*1024)        /* IRQ stack */
178 #define CONFIG_STACKSIZE_FIQ    (4*1024)        /* FIQ stack */
179 #endif
180
181 /*
182  * Physical Memory Map
183  */
184 #define CONFIG_NR_DRAM_BANKS    1               /* we have 1 bank of DRAM   */
185 #define PHYS_SDRAM_1            0xa0000000      /* SDRAM Bank #1            */
186 #define PHYS_SDRAM_1_SIZE       0x04000000      /* 64 MB                    */
187
188 #define PHYS_FLASH_1            0x00000000      /* Flash Bank #1            */
189 #define PHYS_FLASH_SIZE         0x01000000      /* 16 MB                    */
190
191 #define CONFIG_SYS_DRAM_BASE            0xa0000000      /* RAM starts here          */
192 #define CONFIG_SYS_DRAM_SIZE            0x04000000
193
194 #define CONFIG_SYS_FLASH_BASE          PHYS_FLASH_1
195
196 #define CONFIG_SYS_SDRAM_BASE           PHYS_SDRAM_1
197 #define CONFIG_SYS_INIT_SP_ADDR         (GENERATED_GBL_DATA_SIZE + PHYS_SDRAM_1)
198
199 /*
200  * JFFS2 partitions
201  *
202  */
203 /* development flash */
204 #define CONFIG_MTD_INNOKOM_16MB 1
205 #undef CONFIG_MTD_INNOKOM_64MB
206
207 /* production flash */
208 /*
209 #define CONFIG_MTD_INNOKOM_64MB 1
210 #undef CONFIG_MTD_INNOKOM_16MB
211 */
212
213 /* No command line, one static partition, whole device */
214 #undef CONFIG_CMD_MTDPARTS
215 #define CONFIG_JFFS2_DEV                "nor0"
216 #define CONFIG_JFFS2_PART_SIZE          0xFFFFFFFF
217 #define CONFIG_JFFS2_PART_OFFSET        0x00000000
218
219 /* mtdparts command line support */
220 /* Note: fake mtd_id used, no linux mtd map file */
221 /*
222 #define CONFIG_CMD_MTDPARTS
223 #define MTDIDS_DEFAULT          "nor0=innokom-0"
224 */
225
226 /* development flash */
227 /*
228 #define MTDPARTS_DEFAULT        "mtdparts=innokom-0:256k(uboot),768k(kernel),8m(user),7m(data)"
229 */
230
231 /* production flash */
232 /*
233 #define MTDPARTS_DEFAULT        "mtdparts=innokom-0:256k(uboot),768k(kernel),16256k(user1),16256k(user2),32m(data)"
234 */
235
236 /*
237  * GPIO settings
238  *
239  * GP15 == nCS1      is 1
240  * GP24 == SFRM      is 1
241  * GP25 == TXD       is 1
242  * GP33 == nCS5      is 1
243  * GP39 == FFTXD     is 1
244  * GP41 == RTS       is 1
245  * GP47 == TXD       is 1
246  * GP49 == nPWE      is 1
247  * GP62 == LED_B     is 1
248  * GP63 == TDM_OE    is 1
249  * GP78 == nCS2      is 1
250  * GP79 == nCS3      is 1
251  * GP80 == nCS4      is 1
252  */
253 #define CONFIG_SYS_GPSR0_VAL       0x03008000
254 #define CONFIG_SYS_GPSR1_VAL       0xC0028282
255 #define CONFIG_SYS_GPSR2_VAL       0x0001C000
256
257 /* GP02 == DON_RST   is 0
258  * GP23 == SCLK      is 0
259  * GP45 == USB_ACT   is 0
260  * GP60 == PLLEN     is 0
261  * GP61 == LED_A     is 0
262  * GP73 == SWUPD_LED is 0
263  */
264 #define CONFIG_SYS_GPCR0_VAL       0x00800004
265 #define CONFIG_SYS_GPCR1_VAL       0x30002000
266 #define CONFIG_SYS_GPCR2_VAL       0x00000100
267
268 /* GP00 == DON_READY is input
269  * GP01 == DON_OK    is input
270  * GP02 == DON_RST   is output
271  * GP03 == RESET_IND is input
272  * GP07 == RES11     is input
273  * GP09 == RES12     is input
274  * GP11 == SWUPDATE  is input
275  * GP14 == nPOWEROK  is input
276  * GP15 == nCS1      is output
277  * GP17 == RES22     is input
278  * GP18 == RDY       is input
279  * GP23 == SCLK      is output
280  * GP24 == SFRM      is output
281  * GP25 == TXD       is output
282  * GP26 == RXD       is input
283  * GP32 == RES21     is input
284  * GP33 == nCS5      is output
285  * GP34 == FFRXD     is input
286  * GP35 == CTS       is input
287  * GP39 == FFTXD     is output
288  * GP41 == RTS       is output
289  * GP42 == USB_OK    is input
290  * GP45 == USB_ACT   is output
291  * GP46 == RXD       is input
292  * GP47 == TXD       is output
293  * GP49 == nPWE      is output
294  * GP58 == nCPUBUSINT is input
295  * GP59 == LANINT    is input
296  * GP60 == PLLEN     is output
297  * GP61 == LED_A     is output
298  * GP62 == LED_B     is output
299  * GP63 == TDM_OE    is output
300  * GP64 == nDSPINT   is input
301  * GP65 == STRAP0    is input
302  * GP67 == STRAP1    is input
303  * GP69 == STRAP2    is input
304  * GP70 == STRAP3    is input
305  * GP71 == STRAP4    is input
306  * GP73 == SWUPD_LED is output
307  * GP78 == nCS2      is output
308  * GP79 == nCS3      is output
309  * GP80 == nCS4      is output
310  */
311 #define CONFIG_SYS_GPDR0_VAL       0x03808004
312 #define CONFIG_SYS_GPDR1_VAL       0xF002A282
313 #define CONFIG_SYS_GPDR2_VAL       0x0001C200
314
315 /* GP15 == nCS1  is AF10
316  * GP18 == RDY   is AF01
317  * GP23 == SCLK  is AF10
318  * GP24 == SFRM  is AF10
319  * GP25 == TXD   is AF10
320  * GP26 == RXD   is AF01
321  * GP33 == nCS5  is AF10
322  * GP34 == FFRXD is AF01
323  * GP35 == CTS   is AF01
324  * GP39 == FFTXD is AF10
325  * GP41 == RTS   is AF10
326  * GP46 == RXD   is AF10
327  * GP47 == TXD   is AF01
328  * GP49 == nPWE  is AF10
329  * GP78 == nCS2  is AF10
330  * GP79 == nCS3  is AF10
331  * GP80 == nCS4  is AF10
332  */
333 #define CONFIG_SYS_GAFR0_L_VAL     0x80000000
334 #define CONFIG_SYS_GAFR0_U_VAL     0x001A8010
335 #define CONFIG_SYS_GAFR1_L_VAL     0x60088058
336 #define CONFIG_SYS_GAFR1_U_VAL     0x00000008
337 #define CONFIG_SYS_GAFR2_L_VAL     0xA0000000
338 #define CONFIG_SYS_GAFR2_U_VAL     0x00000002
339
340
341 /* FIXME: set GPIO_RER/FER */
342
343 /* RDH = 1
344  * PH  = 1
345  * VFS = 1
346  * BFS = 1
347  * SSS = 1
348  */
349 #define CONFIG_SYS_PSSR_VAL             0x37
350
351 #define CONFIG_SYS_CCCR                 CCCR_L27|CCCR_M2|CCCR_N10
352 #define CONFIG_SYS_CKEN                 0x0
353
354 /*
355  * Memory settings
356  *
357  * This is the configuration for nCS0/1 -> flash banks
358  * configuration for nCS1:
359  * [31]    0    - Slower Device
360  * [30:28] 010  - CS deselect to CS time: 2*(2*MemClk) = 40 ns
361  * [27:24] 0101 - Address to data valid in bursts: (5+1)*MemClk = 60 ns
362  * [23:20] 1011 - " for first access: (11+2)*MemClk = 130 ns
363  * [19]    1    - 16 Bit bus width
364  * [18:16] 000  - nonburst RAM or FLASH
365  * configuration for nCS0:
366  * [15]    0    - Slower Device
367  * [14:12] 010  - CS deselect to CS time: 2*(2*MemClk) = 40 ns
368  * [11:08] 0101 - Address to data valid in bursts: (5+1)*MemClk = 60 ns
369  * [07:04] 1011 - " for first access: (11+2)*MemClk = 130 ns
370  * [03]    1    - 16 Bit bus width
371  * [02:00] 000  - nonburst RAM or FLASH
372  */
373 #define CONFIG_SYS_MSC0_VAL             0x25b825b8 /* flash banks                   */
374
375 /* This is the configuration for nCS2/3 -> TDM-Switch, DSP
376  * configuration for nCS3: DSP
377  * [31]    0    - Slower Device
378  * [30:28] 001  - RRR3: CS deselect to CS time: 1*(2*MemClk) = 20 ns
379  * [27:24] 0010 - RDN3: Address to data valid in bursts: (2+1)*MemClk = 30 ns
380  * [23:20] 0011 - RDF3: Address for first access: (3+1)*MemClk = 40 ns
381  * [19]    1    - 16 Bit bus width
382  * [18:16] 100  - variable latency I/O
383  * configuration for nCS2: TDM-Switch
384  * [15]    0    - Slower Device
385  * [14:12] 101  - RRR2: CS deselect to CS time: 5*(2*MemClk) = 100 ns
386  * [11:08] 1001 - RDN2: Address to data valid in bursts: (9+1)*MemClk = 100 ns
387  * [07:04] 0011 - RDF2: Address for first access: (3+1)*MemClk = 40 ns
388  * [03]    1    - 16 Bit bus width
389  * [02:00] 100  - variable latency I/O
390  */
391 #define CONFIG_SYS_MSC1_VAL             0x123C593C /* TDM switch, DSP               */
392
393 /* This is the configuration for nCS4/5 -> ExtBus, LAN Controller
394  *
395  * configuration for nCS5: LAN Controller
396  * [31]    0    - Slower Device
397  * [30:28] 001  - RRR5: CS deselect to CS time: 1*(2*MemClk) = 20 ns
398  * [27:24] 0010 - RDN5: Address to data valid in bursts: (2+1)*MemClk = 30 ns
399  * [23:20] 0011 - RDF5: Address for first access: (3+1)*MemClk = 40 ns
400  * [19]    1    - 16 Bit bus width
401  * [18:16] 100  - variable latency I/O
402  * configuration for nCS4: ExtBus
403  * [15]    0    - Slower Device
404  * [14:12] 110  - RRR4: CS deselect to CS time: 6*(2*MemClk) = 120 ns
405  * [11:08] 1100 - RDN4: Address to data valid in bursts: (12+1)*MemClk = 130 ns
406  * [07:04] 1101 - RDF4: Address for first access: 13->(15+1)*MemClk = 160 ns
407  * [03]    1    - 16 Bit bus width
408  * [02:00] 100  - variable latency I/O
409  */
410 #define CONFIG_SYS_MSC2_VAL             0x123C6CDC /* extra bus, LAN controller     */
411
412 /* MDCNFG: SDRAM Configuration Register
413  *
414  * [31:29]   000 - reserved
415  * [28]      0   - no SA1111 compatiblity mode
416  * [27]      0   - latch return data with return clock
417  * [26]      0   - alternate addressing for pair 2/3
418  * [25:24]   00  - timings
419  * [23]      0   - internal banks in lower partition 2/3 (not used)
420  * [22:21]   00  - row address bits for partition 2/3 (not used)
421  * [20:19]   00  - column address bits for partition 2/3 (not used)
422  * [18]      0   - SDRAM partition 2/3 width is 32 bit
423  * [17]      0   - SDRAM partition 3 disabled
424  * [16]      0   - SDRAM partition 2 disabled
425  * [15:13]   000 - reserved
426  * [12]      1   - SA1111 compatiblity mode
427  * [11]      1   - latch return data with return clock
428  * [10]      0   - no alternate addressing for pair 0/1
429  * [09:08]   01  - tRP=2*MemClk CL=2 tRCD=2*MemClk tRAS=5*MemClk tRC=8*MemClk
430  * [7]       1   - 4 internal banks in lower partition pair
431  * [06:05]   10  - 13 row address bits for partition 0/1
432  * [04:03]   01  - 9 column address bits for partition 0/1
433  * [02]      0   - SDRAM partition 0/1 width is 32 bit
434  * [01]      0   - disable SDRAM partition 1
435  * [00]      1   - enable  SDRAM partition 0
436  */
437 /* use the configuration above but disable partition 0 */
438 #define CONFIG_SYS_MDCNFG_VAL           0x000019c8
439
440 /* MDREFR: SDRAM Refresh Control Register
441  *
442  * [32:26] 0     - reserved
443  * [25]    0     - K2FREE: not free running
444  * [24]    0     - K1FREE: not free running
445  * [23]    1     - K0FREE: not free running
446  * [22]    0     - SLFRSH: self refresh disabled
447  * [21]    0     - reserved
448  * [20]    0     - APD: no auto power down
449  * [19]    0     - K2DB2: SDCLK2 is MemClk
450  * [18]    0     - K2RUN: disable SDCLK2
451  * [17]    0     - K1DB2: SDCLK1 is MemClk
452  * [16]    1     - K1RUN: enable SDCLK1
453  * [15]    1     - E1PIN: SDRAM clock enable
454  * [14]    1     - K0DB2: SDCLK0 is MemClk
455  * [13]    0     - K0RUN: disable SDCLK0
456  * [12]    1     - E0PIN: disable SDCKE0
457  * [11:00] 000000011000 - (64ms/8192)*MemClkFreq/32 = 24
458  */
459 #define CONFIG_SYS_MDREFR_VAL           0x0081D018
460
461 /* MDMRS: Mode Register Set Configuration Register
462  *
463  * [31]      0       - reserved
464  * [30:23]   00000000- MDMRS2: SDRAM2/3 MRS Value. (not used)
465  * [22:20]   000     - MDCL2:  SDRAM2/3 Cas Latency.  (not used)
466  * [19]      0       - MDADD2: SDRAM2/3 burst Type. Fixed to sequential.  (not used)
467  * [18:16]   010     - MDBL2:  SDRAM2/3 burst Length. Fixed to 4.  (not used)
468  * [15]      0       - reserved
469  * [14:07]   00000000- MDMRS0: SDRAM0/1 MRS Value.
470  * [06:04]   010     - MDCL0:  SDRAM0/1 Cas Latency.
471  * [03]      0       - MDADD0: SDRAM0/1 burst Type. Fixed to sequential.
472  * [02:00]   010     - MDBL0:  SDRAM0/1 burst Length. Fixed to 4.
473  */
474 #define CONFIG_SYS_MDMRS_VAL            0x00020022
475
476 /*
477  * PCMCIA and CF Interfaces
478  */
479 #define CONFIG_SYS_MECR_VAL             0x00000000
480 #define CONFIG_SYS_MCMEM0_VAL           0x00000000
481 #define CONFIG_SYS_MCMEM1_VAL           0x00000000
482 #define CONFIG_SYS_MCATT0_VAL           0x00000000
483 #define CONFIG_SYS_MCATT1_VAL           0x00000000
484 #define CONFIG_SYS_MCIO0_VAL            0x00000000
485 #define CONFIG_SYS_MCIO1_VAL            0x00000000
486
487 #define CONFIG_SYS_FLYCNFG_VAL          0x00000000
488 #define CONFIG_SYS_SXCNFG_VAL           0x00000000
489
490 /*
491 #define CSB226_USER_LED0        0x00000008
492 #define CSB226_USER_LED1        0x00000010
493 #define CSB226_USER_LED2        0x00000020
494 */
495
496 /*
497  * FLASH and environment organization
498  */
499 #define CONFIG_SYS_MAX_FLASH_BANKS     1        /* max number of memory banks       */
500 #define CONFIG_SYS_MAX_FLASH_SECT       128     /* max number of sect. on one chip  */
501
502 /* timeout values are in ticks */
503 #define CONFIG_SYS_FLASH_ERASE_TOUT    (2*CONFIG_SYS_HZ) /* Timeout for Flash Erase       */
504 #define CONFIG_SYS_FLASH_WRITE_TOUT    (2*CONFIG_SYS_HZ) /* Timeout for Flash Write       */
505
506 #endif  /* __CONFIG_H */