include/configs/canyonlands.h

   1 /*
   2  * (C) Copyright 2008
   3  * Stefan Roese, DENX Software Engineering, sr@denx.de.
   4  *
   5  * This program is free software; you can redistribute it and/or
   6  * modify it under the terms of the GNU General Public License as
   7  * published by the Free Software Foundation; either version 2 of
   8  * the License, or (at your option) any later version.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  18  * MA 02111-1307 USA
  19  */
  20
  21 /************************************************************************
  22  * canyonlands.h - configuration for Canyonlands (460EX)
  23  ***********************************************************************/
  24 #ifndef __CONFIG_H
  25 #define __CONFIG_H
  26
  27 /*-----------------------------------------------------------------------
  28  * High Level Configuration Options
  29  *----------------------------------------------------------------------*/
  30 /* This config file is used for Canyonlands (460EX) and Glacier (460GT) */
  31 #ifndef CONFIG_CANYONLANDS
  32 #define CONFIG_460GT            1       /* Specific PPC460GT            */
  33 #else
  34 #define CONFIG_460EX            1       /* Specific PPC460EX            */
  35 #endif
  36 #define CONFIG_440              1
  37 #define CONFIG_4xx              1       /* ... PPC4xx family */
  38
  39 #define CONFIG_SYS_CLK_FREQ     66666667        /* external freq to pll */
  40
  41 #define CONFIG_BOARD_EARLY_INIT_F       1       /* Call board_early_init_f */
  42 #define CONFIG_BOARD_EARLY_INIT_R       1       /* Call board_early_init_r */
  43 #define CONFIG_MISC_INIT_R              1       /* Call misc_init_r */
  44
  45 /*-----------------------------------------------------------------------
  46  * Base addresses -- Note these are effective addresses where the
  47  * actual resources get mapped (not physical addresses)
  48  *----------------------------------------------------------------------*/
  49 #define CFG_SDRAM_BASE          0x00000000      /* _must_ be 0  */
  50
  51 #define CFG_PCI_MEMBASE         0x80000000      /* mapped PCI memory    */
  52 #define CFG_PCI_BASE            0xd0000000      /* internal PCI regs    */
  53 #define CFG_PCI_TARGBASE        CFG_PCI_MEMBASE
  54
  55 #define CFG_PCIE_MEMBASE        0xb0000000      /* mapped PCIe memory   */
  56 #define CFG_PCIE_MEMSIZE        0x08000000      /* smallest incr for PCIe port */
  57 #define CFG_PCIE_BASE           0xc4000000      /* PCIe UTL regs */
  58
  59 #define CFG_PCIE0_CFGBASE       0xc0000000
  60 #define CFG_PCIE1_CFGBASE       0xc1000000
  61 #define CFG_PCIE0_XCFGBASE      0xc3000000
  62 #define CFG_PCIE1_XCFGBASE      0xc3001000
  63
  64 #define CFG_PCIE0_UTLBASE       0xc08010000ULL  /* 36bit physical addr  */
  65
  66 /* base address of inbound PCIe window */
  67 #define CFG_PCIE_INBOUND_BASE   0x000000000ULL  /* 36bit physical addr  */
  68
  69 /* EBC stuff */
  70 #define CFG_NAND_ADDR           0xE0000000
  71 #define CFG_BCSR_BASE           0xE1000000
  72 #define CFG_BOOT_BASE_ADDR      0xFF000000      /* EBC Boot Space: 0xFF000000   */
  73 #define CFG_FLASH_BASE          0xFC000000      /* later mapped to this addr    */
  74 #define CFG_FLASH_BASE_PHYS_H   0x4
  75 #define CFG_FLASH_BASE_PHYS_L   0xCC000000
  76 #define CFG_FLASH_BASE_PHYS     (((u64)CFG_FLASH_BASE_PHYS_H << 32) | \
  77                                  (u64)CFG_FLASH_BASE_PHYS_L)
  78 #define CFG_FLASH_SIZE          (64 << 20)
  79
  80 #define CFG_OCM_BASE            0xE3000000      /* OCM: 16k             */
  81 #define CFG_SRAM_BASE           0xE8000000      /* SRAM: 256k           */
  82 #define CFG_LOCAL_CONF_REGS     0xEF000000
  83
  84 #define CFG_PERIPHERAL_BASE     0xEF600000      /* internal peripherals */
  85
  86 #define CFG_AHB_BASE            0xE2000000      /* internal AHB peripherals     */
  87
  88 #define CFG_MONITOR_BASE        TEXT_BASE
  89 #define CFG_MONITOR_LEN         (384 * 1024)    /* Reserve 384 kB for Monitor */
  90 #define CFG_MALLOC_LEN          (512 * 1024)    /* Reserve 512 kB for malloc()*/
  91
  92 /*-----------------------------------------------------------------------
  93  * Initial RAM & stack pointer (placed in OCM)
  94  *----------------------------------------------------------------------*/
  95 #define CFG_INIT_RAM_ADDR       CFG_OCM_BASE    /* OCM                  */
  96 #define CFG_INIT_RAM_END        (4 << 10)
  97 #define CFG_GBL_DATA_SIZE       256             /* num bytes initial data */
  98 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
  99 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 100
 101 /*-----------------------------------------------------------------------
 102  * Serial Port
 103  *----------------------------------------------------------------------*/
 104 #define CONFIG_BAUDRATE         115200
 105 #define CONFIG_SERIAL_MULTI     1
 106 #undef CONFIG_UART1_CONSOLE     /* define this if you want console on UART1 */
 107
 108 #define CFG_BAUDRATE_TABLE  \
 109     {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 110
 111 /*-----------------------------------------------------------------------
 112  * Environment
 113  *----------------------------------------------------------------------*/
 114 /*
 115  * Define here the location of the environment variables (FLASH).
 116  */
 117 #if !defined(CONFIG_NAND_U_BOOT) && !defined(CONFIG_NAND_SPL)
 118 #define CFG_ENV_IS_IN_FLASH     1       /* use FLASH for environment vars */
 119 #define CFG_NAND_CS             3       /* NAND chip connected to CSx */
 120 #else
 121 #define CFG_ENV_IS_IN_NAND      1       /* use NAND for environment vars  */
 122 #define CFG_NAND_CS             0       /* NAND chip connected to CSx */
 123 #define CFG_ENV_IS_EMBEDDED     1       /* use embedded environment */
 124 #endif
 125
 126 /*
 127  * IPL (Initial Program Loader, integrated inside CPU)
 128  * Will load first 4k from NAND (SPL) into cache and execute it from there.
 129  *
 130  * SPL (Secondary Program Loader)
 131  * Will load special U-Boot version (NUB) from NAND and execute it. This SPL
 132  * has to fit into 4kByte. It sets up the CPU and configures the SDRAM
 133  * controller and the NAND controller so that the special U-Boot image can be
 134  * loaded from NAND to SDRAM.
 135  *
 136  * NUB (NAND U-Boot)
 137  * This NAND U-Boot (NUB) is a special U-Boot version which can be started
 138  * from RAM. Therefore it mustn't (re-)configure the SDRAM controller.
 139  *
 140  * On 440EPx the SPL is copied to SDRAM before the NAND controller is
 141  * set up. While still running from cache, I experienced problems accessing
 142  * the NAND controller. sr - 2006-08-25
 143  */
 144 #define CFG_NAND_BOOT_SPL_SRC   0xfffff000      /* SPL location               */
 145 #define CFG_NAND_BOOT_SPL_SIZE  (4 << 10)       /* SPL size                   */
 146 #define CFG_NAND_BOOT_SPL_DST   (CFG_OCM_BASE + (12 << 10)) /* Copy SPL here  */
 147 #define CFG_NAND_U_BOOT_DST     0x01000000      /* Load NUB to this addr      */
 148 #define CFG_NAND_U_BOOT_START   CFG_NAND_U_BOOT_DST     /* Start NUB from     */
 149                                                         /*   this addr        */
 150 #define CFG_NAND_BOOT_SPL_DELTA (CFG_NAND_BOOT_SPL_SRC - CFG_NAND_BOOT_SPL_DST)
 151
 152 /*
 153  * Define the partitioning of the NAND chip (only RAM U-Boot is needed here)
 154  */
 155 #define CFG_NAND_U_BOOT_OFFS    (16 << 10)      /* Offset to RAM U-Boot image */
 156 #define CFG_NAND_U_BOOT_SIZE    (384 << 10)     /* Size of RAM U-Boot image   */
 157
 158 /*
 159  * Now the NAND chip has to be defined (no autodetection used!)
 160  */
 161 #define CFG_NAND_PAGE_SIZE      512             /* NAND chip page size        */
 162 #define CFG_NAND_BLOCK_SIZE     (16 << 10)      /* NAND chip block size       */
 163 #define CFG_NAND_PAGE_COUNT     32              /* NAND chip page count       */
 164 #define CFG_NAND_BAD_BLOCK_POS  5             /* Location of bad block marker */
 165 #undef CFG_NAND_4_ADDR_CYCLE                  /* No fourth addr used (<=32MB) */
 166
 167 #define CFG_NAND_ECCSIZE        256
 168 #define CFG_NAND_ECCBYTES       3
 169 #define CFG_NAND_ECCSTEPS       (CFG_NAND_PAGE_SIZE / CFG_NAND_ECCSIZE)
 170 #define CFG_NAND_OOBSIZE        16
 171 #define CFG_NAND_ECCTOTAL       (CFG_NAND_ECCBYTES * CFG_NAND_ECCSTEPS)
 172 #define CFG_NAND_ECCPOS         {0, 1, 2, 3, 6, 7}
 173
 174 #ifdef CFG_ENV_IS_IN_NAND
 175 /*
 176  * For NAND booting the environment is embedded in the U-Boot image. Please take
 177  * look at the file board/amcc/canyonlands/u-boot-nand.lds for details.
 178  */
 179 #define CFG_ENV_SIZE            CFG_NAND_BLOCK_SIZE
 180 #define CFG_ENV_OFFSET          (CFG_NAND_U_BOOT_OFFS + CFG_ENV_SIZE)
 181 #define CFG_ENV_OFFSET_REDUND   (CFG_ENV_OFFSET + CFG_ENV_SIZE)
 182 #endif
 183
 184 /*-----------------------------------------------------------------------
 185  * FLASH related
 186  *----------------------------------------------------------------------*/
 187 #define CFG_FLASH_CFI                   /* The flash is CFI compatible  */
 188 #define CFG_FLASH_CFI_DRIVER            /* Use common CFI driver        */
 189 #define CFG_FLASH_CFI_AMD_RESET 1       /* Use AMD (Spansion) reset cmd */
 190
 191 #define CFG_FLASH_BANKS_LIST    {CFG_FLASH_BASE}
 192 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 193 #define CFG_MAX_FLASH_SECT      512     /* max number of sectors on one chip    */
 194
 195 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 196 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 197
 198 #define CFG_FLASH_USE_BUFFER_WRITE 1    /* use buffered writes (20x faster)     */
 199 #define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
 200
 201 #ifdef CFG_ENV_IS_IN_FLASH
 202 #define CFG_ENV_SECT_SIZE       0x20000         /* size of one complete sector  */
 203 #define CFG_ENV_ADDR            (CFG_MONITOR_BASE - CFG_ENV_SECT_SIZE)
 204 #define CFG_ENV_SIZE            0x4000  /* Total Size of Environment Sector     */
 205
 206 /* Address and size of Redundant Environment Sector     */
 207 #define CFG_ENV_ADDR_REDUND     (CFG_ENV_ADDR - CFG_ENV_SECT_SIZE)
 208 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
 209 #endif /* CFG_ENV_IS_IN_FLASH */
 210
 211 /*-----------------------------------------------------------------------
 212  * NAND-FLASH related
 213  *----------------------------------------------------------------------*/
 214 #define CFG_MAX_NAND_DEVICE     1
 215 #define NAND_MAX_CHIPS          1
 216 #define CFG_NAND_BASE           (CFG_NAND_ADDR + CFG_NAND_CS)
 217 #define CFG_NAND_SELECT_DEVICE  1       /* nand driver supports mutipl. chips   */
 218
 219 /*------------------------------------------------------------------------------
 220  * DDR SDRAM
 221  *----------------------------------------------------------------------------*/
 222 #if !defined(CONFIG_NAND_U_BOOT)
 223 /*
 224  * NAND booting U-Boot version uses a fixed initialization, since the whole
 225  * I2C SPD DIMM autodetection/calibration doesn't fit into the 4k of boot
 226  * code.
 227  */
 228 #define CONFIG_SPD_EEPROM       1       /* Use SPD EEPROM for setup     */
 229 #define SPD_EEPROM_ADDRESS      {0x50, 0x51}    /* SPD i2c spd addresses*/
 230 #define CONFIG_DDR_ECC          1       /* with ECC support             */
 231 #define CONFIG_DDR_RQDC_FIXED   0x80000038 /* fixed value for RQDC      */
 232 #endif
 233 #define CFG_MBYTES_SDRAM        256     /* 256MB                        */
 234
 235 /*-----------------------------------------------------------------------
 236  * I2C
 237  *----------------------------------------------------------------------*/
 238 #define CONFIG_HARD_I2C         1           /* I2C with hardware support        */
 239 #undef  CONFIG_SOFT_I2C                     /* I2C bit-banged           */
 240 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address  */
 241 #define CFG_I2C_SLAVE           0x7F
 242
 243 #define CFG_I2C_MULTI_EEPROMS
 244 #define CFG_I2C_EEPROM_ADDR             (0xa8>>1)
 245 #define CFG_I2C_EEPROM_ADDR_LEN         1
 246 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 247 #define CFG_EEPROM_PAGE_WRITE_BITS      3
 248 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  10
 249
 250 /* I2C SYSMON (LM75, AD7414 is almost compatible)                       */
 251 #define CONFIG_DTT_LM75         1               /* ON Semi's LM75       */
 252 #define CONFIG_DTT_AD7414       1               /* use AD7414           */
 253 #define CONFIG_DTT_SENSORS      {0}             /* Sensor addresses     */
 254 #define CFG_DTT_MAX_TEMP        70
 255 #define CFG_DTT_LOW_TEMP        -30
 256 #define CFG_DTT_HYSTERESIS      3
 257
 258 /* RTC configuration */
 259 #define CONFIG_RTC_M41T62       1
 260 #define CFG_I2C_RTC_ADDR        0x68
 261
 262 /*-----------------------------------------------------------------------
 263  * Ethernet
 264  *----------------------------------------------------------------------*/
 265 #define CONFIG_IBM_EMAC4_V4     1
 266 #define CONFIG_MII              1       /* MII PHY management           */
 267 #define CONFIG_PHY_ADDR         0       /* PHY address, See schematics  */
 268 #define CONFIG_PHY1_ADDR        1
 269 #define CONFIG_HAS_ETH0
 270 #define CONFIG_HAS_ETH1
 271 /* Only Glacier (460GT) has 4 EMAC interfaces */
 272 #ifdef CONFIG_460GT
 273 #define CONFIG_PHY2_ADDR        2
 274 #define CONFIG_PHY3_ADDR        3
 275 #define CONFIG_HAS_ETH2
 276 #define CONFIG_HAS_ETH3
 277 #endif
 278 #define CONFIG_NET_MULTI        1
 279
 280 #define CONFIG_PHY_RESET        1       /* reset phy upon startup       */
 281 #define CONFIG_PHY_GIGE         1       /* Include GbE speed/duplex detection */
 282 #define CONFIG_PHY_DYNAMIC_ANEG 1
 283
 284 #define CFG_RX_ETH_BUFFER       32      /* Number of ethernet rx buffers & descriptors */
 285
 286 /*-----------------------------------------------------------------------
 287  * USB-OHCI
 288  *----------------------------------------------------------------------*/
 289 /* Only Canyonlands (460EX) has USB */
 290 #ifdef CONFIG_460EX
 291 #define CONFIG_USB_OHCI_NEW
 292 #define CONFIG_USB_STORAGE
 293 #undef CFG_OHCI_BE_CONTROLLER           /* 460EX has little endian descriptors  */
 294 #define CFG_OHCI_SWAP_REG_ACCESS        /* 460EX has little endian register     */
 295 #define CFG_OHCI_USE_NPS                /* force NoPowerSwitching mode          */
 296 #define CFG_USB_OHCI_REGS_BASE  (CFG_AHB_BASE | 0xd0000)
 297 #define CFG_USB_OHCI_SLOT_NAME  "ppc440"
 298 #define CFG_USB_OHCI_MAX_ROOT_PORTS 15
 299 #endif
 300
 301 /*-----------------------------------------------------------------------
 302  * Default environment
 303  *----------------------------------------------------------------------*/
 304 #define CONFIG_PREBOOT  "echo;" \
 305         "echo Type \"run flash_nfs\" to mount root filesystem over NFS;" \
 306         "echo"
 307
 308 #undef  CONFIG_BOOTARGS
 309
 310 /* Setup some board specific values for the default environment variables */
 311 #ifdef CONFIG_CANYONLANDS
 312 #define CONFIG_HOSTNAME         canyonlands
 313 #define CFG_BOOTFILE            "bootfile=canyonlands/uImage\0"
 314 #define CFG_DTBFILE             "fdt_file=canyonlands/canyonlands.dtb\0"
 315 #else
 316 #define CONFIG_HOSTNAME         glacier
 317 #define CFG_BOOTFILE            "bootfile=glacier/uImage\0"
 318 #define CFG_DTBFILE             "fdt_file=glacier/glacier.dtb\0"
 319 #endif
 320
 321 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 322         CFG_BOOTFILE                                                    \
 323         CFG_DTBFILE                                                     \
 324         "netdev=eth0\0"                                                 \
 325         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
 326                 "nfsroot=${serverip}:${rootpath}\0"                     \
 327         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
 328         "addip=setenv bootargs ${bootargs} "                            \
 329                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
 330                 ":${hostname}:${netdev}:off panic=1\0"                  \
 331         "addtty=setenv bootargs ${bootargs} console=ttyS0,${baudrate}\0"\
 332         "net_nfs=tftp 200000 ${bootfile};"                              \
 333                 "run nfsargs addip addtty;"                             \
 334                 "bootm 200000\0"                                        \
 335         "net_nfs_fdt=tftp 200000 ${bootfile};"                          \
 336                 "tftp ${fdt_addr} ${fdt_file};"                         \
 337                 "run nfsargs addip addtty;"                             \
 338                 "bootm 200000 - ${fdt_addr}\0"                          \
 339         "flash_nfs=run nfsargs addip addtty;"                           \
 340                 "bootm ${kernel_addr}\0"                                \
 341         "flash_self=run ramargs addip addtty;"                          \
 342                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
 343         "rootpath=/opt/eldk/ppc_4xxFP\0"                                \
 344         "fdt_addr=400000\0"                                             \
 345         "kernel_addr=fc000000\0"                                        \
 346         "ramdisk_addr=fc200000\0"                                       \
 347         "initrd_high=30000000\0"                                        \
 348         "load=tftp 200000 ${hostname}/u-boot.bin\0"                     \
 349         "update=protect off fffa0000 ffffffff;era fffa0000 ffffffff;"   \
 350                 "cp.b ${fileaddr} fffa0000 ${filesize};"                \
 351                 "setenv filesize;saveenv\0"                             \
 352         "upd=run load update\0"                                         \
 353         "nload=tftp 200000 ${hostname}/u-boot-nand.bin\0"               \
 354         "nupdate=nand erase 0 60000;nand write 200000 0 60000;"         \
 355                 "setenv filesize;saveenv\0"                             \
 356         "nupd=run nload nupdate\0"                                      \
 357         "pciconfighost=1\0"                                             \
 358         "pcie_mode=RP:RP\0"                                             \
 359         ""
 360 #define CONFIG_BOOTCOMMAND      "run flash_self"
 361
 362 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
 363
 364 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
 365 #define CFG_LOADS_BAUD_CHANGE           /* allow baudrate change        */
 366
 367 /*
 368  * BOOTP options
 369  */
 370 #define CONFIG_BOOTP_BOOTFILESIZE
 371 #define CONFIG_BOOTP_BOOTPATH
 372 #define CONFIG_BOOTP_GATEWAY
 373 #define CONFIG_BOOTP_HOSTNAME
 374 #define CONFIG_BOOTP_SUBNETMASK
 375
 376 /*
 377  * Command line configuration.
 378  */
 379 #include <config_cmd_default.h>
 380
 381 #define CONFIG_CMD_ASKENV
 382 #define CONFIG_CMD_DATE
 383 #define CONFIG_CMD_DHCP
 384 #define CONFIG_CMD_DTT
 385 #define CONFIG_CMD_DIAG
 386 #define CONFIG_CMD_EEPROM
 387 #define CONFIG_CMD_ELF
 388 #define CONFIG_CMD_I2C
 389 #define CONFIG_CMD_IRQ
 390 #define CONFIG_CMD_MII
 391 #define CONFIG_CMD_NAND
 392 #define CONFIG_CMD_NET
 393 #define CONFIG_CMD_NFS
 394 #define CONFIG_CMD_PCI
 395 #define CONFIG_CMD_PING
 396 #define CONFIG_CMD_REGINFO
 397 #define CONFIG_CMD_SDRAM
 398 #ifdef CONFIG_460EX
 399 #define CONFIG_CMD_EXT2
 400 #define CONFIG_CMD_FAT
 401 #define CONFIG_CMD_USB
 402 #endif
 403
 404 /* Partitions */
 405 #define CONFIG_MAC_PARTITION
 406 #define CONFIG_DOS_PARTITION
 407 #define CONFIG_ISO_PARTITION
 408
 409 /*-----------------------------------------------------------------------
 410  * Miscellaneous configurable options
 411  *----------------------------------------------------------------------*/
 412 #define CFG_LONGHELP                    /* undef to save memory         */
 413 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
 414 #if defined(CONFIG_CMD_KGDB)
 415 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size      */
 416 #else
 417 #define CFG_CBSIZE              256     /* Console I/O Buffer Size      */
 418 #endif
 419 #define CFG_PBSIZE              (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 420 #define CFG_MAXARGS             16      /* max number of command args   */
 421 #define CFG_BARGSIZE            CFG_CBSIZE /* Boot Argument Buffer Size */
 422
 423 #define CFG_MEMTEST_START       0x0400000 /* memtest works on           */
 424 #define CFG_MEMTEST_END         0x0C00000 /* 4 ... 12 MB in DRAM        */
 425
 426 #define CFG_LOAD_ADDR           0x100000  /* default load address       */
 427 #define CFG_EXTBDINFO           1       /* To use extended board_into (bd_t) */
 428
 429 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 430
 431 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
 432 #define CONFIG_AUTO_COMPLETE    1       /* add autocompletion support   */
 433 #define CONFIG_LOOPW            1       /* enable loopw command         */
 434 #define CONFIG_MX_CYCLIC        1       /* enable mdc/mwc commands      */
 435 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
 436 #define CONFIG_VERSION_VARIABLE 1       /* include version env variable */
 437 #define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
 438
 439 #define CFG_HUSH_PARSER         1       /* Use the HUSH parser          */
 440 #ifdef  CFG_HUSH_PARSER
 441 #define CFG_PROMPT_HUSH_PS2     "> "
 442 #endif
 443
 444 /*-----------------------------------------------------------------------
 445  * PCI stuff
 446  *----------------------------------------------------------------------*/
 447 /* General PCI */
 448 #define CONFIG_PCI                      /* include pci support          */
 449 #define CONFIG_PCI_PNP                  /* do pci plug-and-play   */
 450 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup  */
 451 #define CONFIG_PCI_CONFIG_HOST_BRIDGE
 452
 453 /* Board-specific PCI */
 454 #define CFG_PCI_TARGET_INIT             /* let board init pci target    */
 455 #undef  CFG_PCI_MASTER_INIT
 456
 457 #define CFG_PCI_SUBSYS_VENDORID 0x1014  /* IBM                          */
 458 #define CFG_PCI_SUBSYS_DEVICEID 0xcafe  /* Whatever                     */
 459
 460 /*
 461  * For booting Linux, the board info and command line data
 462  * have to be in the first 8 MB of memory, since this is
 463  * the maximum mapped by the Linux kernel during initialization.
 464  */
 465 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 466
 467 /*
 468  * Internal Definitions
 469  */
 470 #if defined(CONFIG_CMD_KGDB)
 471 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 472 #define CONFIG_KGDB_SER_INDEX   2       /* which serial port to use */
 473 #endif
 474
 475 /*-----------------------------------------------------------------------
 476  * External Bus Controller (EBC) Setup
 477  *----------------------------------------------------------------------*/
 478
 479 /*
 480  * Canyonlands has 64MBytes of NOR FLASH (Spansion 29GL512), but the
 481  * boot EBC mapping only supports a maximum of 16MBytes
 482  * (4.ff00.0000 - 4.ffff.ffff).
 483  * To solve this problem, the FLASH has to get remapped to another
 484  * EBC address which accepts bigger regions:
 485  *
 486  * 0xfc00.0000 -> 4.cc00.0000
 487  */
 488
 489 #if defined(CONFIG_NAND_U_BOOT) || defined(CONFIG_NAND_SPL)
 490 /* Memory Bank 3 (NOR-FLASH) initialization                                     */
 491 #define CFG_EBC_PB3AP           0x10055e00
 492 #define CFG_EBC_PB3CR           (CFG_BOOT_BASE_ADDR | 0x9a000)
 493
 494 /* Memory Bank 0 (NAND-FLASH) initialization                                            */
 495 #define CFG_EBC_PB0AP           0x018003c0
 496 #define CFG_EBC_PB0CR           (CFG_NAND_ADDR | 0x1E000) /* BAS=NAND,BS=1MB,BU=R/W,BW=32bit*/
 497 #else
 498 /* Memory Bank 0 (NOR-FLASH) initialization                                     */
 499 #define CFG_EBC_PB0AP           0x10055e00
 500 #define CFG_EBC_PB0CR           (CFG_BOOT_BASE_ADDR | 0x9a000)
 501
 502 /* Memory Bank 3 (NAND-FLASH) initialization                                            */
 503 #define CFG_EBC_PB3AP           0x018003c0
 504 #define CFG_EBC_PB3CR           (CFG_NAND_ADDR | 0x1E000) /* BAS=NAND,BS=1MB,BU=R/W,BW=32bit*/
 505 #endif
 506
 507 /* Memory Bank 2 (CPLD) initialization                                          */
 508 #define CFG_EBC_PB2AP           0x00804240
 509 #define CFG_EBC_PB2CR           (CFG_BCSR_BASE | 0x18000) /* BAS=CPLD,BS=1M,BU=RW,BW=32bit */
 510
 511 #define CFG_EBC_CFG             0xB8400000              /*  EBC0_CFG */
 512
 513 /*
 514  * PPC4xx GPIO Configuration
 515  */
 516 #ifdef CONFIG_460EX
 517 /* 460EX: Use USB configuration */
 518 #define CFG_4xx_GPIO_TABLE { /*   Out             GPIO  Alternate1      Alternate2      Alternate3 */ \
 519 {                                                                                       \
 520 /* GPIO Core 0 */                                                                       \
 521 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO0 GMC1TxD(0)      USB2HostD(0)    */      \
 522 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO1 GMC1TxD(1)      USB2HostD(1)    */      \
 523 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO2 GMC1TxD(2)      USB2HostD(2)    */      \
 524 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO3 GMC1TxD(3)      USB2HostD(3)    */      \
 525 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO4 GMC1TxD(4)      USB2HostD(4)    */      \
 526 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO5 GMC1TxD(5)      USB2HostD(5)    */      \
 527 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO6 GMC1TxD(6)      USB2HostD(6)    */      \
 528 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO7 GMC1TxD(7)      USB2HostD(7)    */      \
 529 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO8 GMC1RxD(0)      USB2OTGD(0)     */      \
 530 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO9 GMC1RxD(1)      USB2OTGD(1)     */      \
 531 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO10 GMC1RxD(2)     USB2OTGD(2)     */      \
 532 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO11 GMC1RxD(3)     USB2OTGD(3)     */      \
 533 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO12 GMC1RxD(4)     USB2OTGD(4)     */      \
 534 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO13 GMC1RxD(5)     USB2OTGD(5)     */      \
 535 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO14 GMC1RxD(6)     USB2OTGD(6)     */      \
 536 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO15 GMC1RxD(7)     USB2OTGD(7)     */      \
 537 {GPIO0_BASE, GPIO_IN , GPIO_SEL,  GPIO_OUT_0}, /* GPIO16 GMC1TxER       USB2HostStop    */      \
 538 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO17 GMC1CD         USB2HostNext    */      \
 539 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO18 GMC1RxER       USB2HostDir     */      \
 540 {GPIO0_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_0}, /* GPIO19 GMC1TxEN       USB2OTGStop     */      \
 541 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO20 GMC1CRS        USB2OTGNext     */      \
 542 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO21 GMC1RxDV       USB2OTGDir      */      \
 543 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO22 NFRDY                          */      \
 544 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO23 NFREN                          */      \
 545 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO24 NFWEN                          */      \
 546 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO25 NFCLE                          */      \
 547 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO26 NFALE                          */      \
 548 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO27 IRQ(0)                         */      \
 549 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO28 IRQ(1)                         */      \
 550 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO29 IRQ(2)                         */      \
 551 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO30 PerPar0        DMAReq2         IRQ(7)*/ \
 552 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO31 PerPar1        DMAAck2         IRQ(8)*/ \
 553 },                                                                                      \
 554 {                                                                                       \
 555 /* GPIO Core 1 */                                                                       \
 556 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO32 PerPar2        EOT2/TC2        IRQ(9)*/ \
 557 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO33 PerPar3        DMAReq3         IRQ(4)*/ \
 558 {GPIO1_BASE, GPIO_OUT, GPIO_ALT3, GPIO_OUT_1}, /* GPIO34 UART0_DCD_N    UART1_DSR_CTS_N UART2_SOUT*/ \
 559 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO35 UART0_8PIN_DSR_N UART1_RTS_DTR_N UART2_SIN*/ \
 560 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO36 UART0_8PIN_CTS_N DMAAck3       UART3_SIN*/ \
 561 {GPIO1_BASE, GPIO_BI , GPIO_ALT2, GPIO_OUT_0}, /* GPIO37 UART0_RTS_N    EOT3/TC3        UART3_SOUT*/ \
 562 {GPIO1_BASE, GPIO_OUT, GPIO_ALT2, GPIO_OUT_1}, /* GPIO38 UART0_DTR_N    UART1_SOUT      */      \
 563 {GPIO1_BASE, GPIO_IN , GPIO_ALT2, GPIO_OUT_0}, /* GPIO39 UART0_RI_N     UART1_SIN       */      \
 564 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO40 IRQ(3)                         */      \
 565 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO41 CS(1)                          */      \
 566 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO42 CS(2)                          */      \
 567 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO43 CS(3)          DMAReq1         IRQ(10)*/ \
 568 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO44 CS(4)          DMAAck1         IRQ(11)*/ \
 569 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO45 CS(5)          EOT/TC1         IRQ(12)*/ \
 570 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO46 PerAddr(5)     DMAReq0         IRQ(13)*/ \
 571 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO47 PerAddr(6)     DMAAck0         IRQ(14)*/ \
 572 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO48 PerAddr(7)     EOT/TC0         IRQ(15)*/ \
 573 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO49  Unselect via TraceSelect Bit  */      \
 574 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO50  Unselect via TraceSelect Bit  */      \
 575 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO51  Unselect via TraceSelect Bit  */      \
 576 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO52  Unselect via TraceSelect Bit  */      \
 577 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO53  Unselect via TraceSelect Bit  */      \
 578 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO54  Unselect via TraceSelect Bit  */      \
 579 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO55  Unselect via TraceSelect Bit  */      \
 580 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO56  Unselect via TraceSelect Bit  */      \
 581 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO57  Unselect via TraceSelect Bit  */      \
 582 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO58  Unselect via TraceSelect Bit  */      \
 583 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO59  Unselect via TraceSelect Bit  */      \
 584 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO60  Unselect via TraceSelect Bit  */      \
 585 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO61  Unselect via TraceSelect Bit  */      \
 586 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO62  Unselect via TraceSelect Bit  */      \
 587 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO63  Unselect via TraceSelect Bit  */      \
 588 }                                                                                       \
 589 }
 590 #else
 591 /* 460GT: Use EMAC2+3 configuration */
 592 #define CFG_4xx_GPIO_TABLE { /*   Out             GPIO  Alternate1      Alternate2      Alternate3 */ \
 593 {                                                                                       \
 594 /* GPIO Core 0 */                                                                       \
 595 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO0 GMC1TxD(0)      USB2HostD(0)    */      \
 596 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO1 GMC1TxD(1)      USB2HostD(1)    */      \
 597 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO2 GMC1TxD(2)      USB2HostD(2)    */      \
 598 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO3 GMC1TxD(3)      USB2HostD(3)    */      \
 599 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO4 GMC1TxD(4)      USB2HostD(4)    */      \
 600 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO5 GMC1TxD(5)      USB2HostD(5)    */      \
 601 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO6 GMC1TxD(6)      USB2HostD(6)    */      \
 602 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO7 GMC1TxD(7)      USB2HostD(7)    */      \
 603 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO8 GMC1RxD(0)      USB2OTGD(0)     */      \
 604 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO9 GMC1RxD(1)      USB2OTGD(1)     */      \
 605 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO10 GMC1RxD(2)     USB2OTGD(2)     */      \
 606 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO11 GMC1RxD(3)     USB2OTGD(3)     */      \
 607 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO12 GMC1RxD(4)     USB2OTGD(4)     */      \
 608 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO13 GMC1RxD(5)     USB2OTGD(5)     */      \
 609 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO14 GMC1RxD(6)     USB2OTGD(6)     */      \
 610 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO15 GMC1RxD(7)     USB2OTGD(7)     */      \
 611 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO16 GMC1TxER       USB2HostStop    */      \
 612 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO17 GMC1CD         USB2HostNext    */      \
 613 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO18 GMC1RxER       USB2HostDir     */      \
 614 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO19 GMC1TxEN       USB2OTGStop     */      \
 615 {GPIO0_BASE, GPIO_BI , GPIO_ALT1, GPIO_OUT_0}, /* GPIO20 GMC1CRS        USB2OTGNext     */      \
 616 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO21 GMC1RxDV       USB2OTGDir      */      \
 617 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO22 NFRDY                          */      \
 618 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO23 NFREN                          */      \
 619 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO24 NFWEN                          */      \
 620 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO25 NFCLE                          */      \
 621 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO26 NFALE                          */      \
 622 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO27 IRQ(0)                         */      \
 623 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO28 IRQ(1)                         */      \
 624 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO29 IRQ(2)                         */      \
 625 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO30 PerPar0        DMAReq2         IRQ(7)*/ \
 626 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO31 PerPar1        DMAAck2         IRQ(8)*/ \
 627 },                                                                                      \
 628 {                                                                                       \
 629 /* GPIO Core 1 */                                                                       \
 630 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO32 PerPar2        EOT2/TC2        IRQ(9)*/ \
 631 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO33 PerPar3        DMAReq3         IRQ(4)*/ \
 632 {GPIO1_BASE, GPIO_OUT, GPIO_ALT3, GPIO_OUT_1}, /* GPIO34 UART0_DCD_N    UART1_DSR_CTS_N UART2_SOUT*/ \
 633 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO35 UART0_8PIN_DSR_N UART1_RTS_DTR_N UART2_SIN*/ \
 634 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO36 UART0_8PIN_CTS_N DMAAck3       UART3_SIN*/ \
 635 {GPIO1_BASE, GPIO_BI , GPIO_ALT2, GPIO_OUT_0}, /* GPIO37 UART0_RTS_N    EOT3/TC3        UART3_SOUT*/ \
 636 {GPIO1_BASE, GPIO_OUT, GPIO_ALT2, GPIO_OUT_1}, /* GPIO38 UART0_DTR_N    UART1_SOUT      */      \
 637 {GPIO1_BASE, GPIO_IN , GPIO_ALT2, GPIO_OUT_0}, /* GPIO39 UART0_RI_N     UART1_SIN       */      \
 638 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO40 IRQ(3)                         */      \
 639 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO41 CS(1)                          */      \
 640 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO42 CS(2)                          */      \
 641 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO43 CS(3)          DMAReq1         IRQ(10)*/ \
 642 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO44 CS(4)          DMAAck1         IRQ(11)*/ \
 643 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO45 CS(5)          EOT/TC1         IRQ(12)*/ \
 644 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO46 PerAddr(5)     DMAReq0         IRQ(13)*/ \
 645 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO47 PerAddr(6)     DMAAck0         IRQ(14)*/ \
 646 {GPIO1_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO48 PerAddr(7)     EOT/TC0         IRQ(15)*/ \
 647 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO49  Unselect via TraceSelect Bit  */      \
 648 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO50  Unselect via TraceSelect Bit  */      \
 649 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO51  Unselect via TraceSelect Bit  */      \
 650 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO52  Unselect via TraceSelect Bit  */      \
 651 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO53  Unselect via TraceSelect Bit  */      \
 652 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO54  Unselect via TraceSelect Bit  */      \
 653 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO55  Unselect via TraceSelect Bit  */      \
 654 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO56  Unselect via TraceSelect Bit  */      \
 655 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO57  Unselect via TraceSelect Bit  */      \
 656 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO58  Unselect via TraceSelect Bit  */      \
 657 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO59  Unselect via TraceSelect Bit  */      \
 658 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO60  Unselect via TraceSelect Bit  */      \
 659 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO61  Unselect via TraceSelect Bit  */      \
 660 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO62  Unselect via TraceSelect Bit  */      \
 661 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO63  Unselect via TraceSelect Bit  */      \
 662 }                                                                                       \
 663 }
 664 #endif
 665
 666 /* pass open firmware flat tree */
 667 #define CONFIG_OF_LIBFDT        1
 668 #define CONFIG_OF_BOARD_SETUP   1
 669
 670 #endif  /* __CONFIG_H */