sunxi: Add support for using MII phy-s with the GMAC nic
[oweals/u-boot.git] / include / configs / TQM8260.h
1 /*
2  * (C) Copyright 2001-2005
3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
4  *
5  * SPDX-License-Identifier:     GPL-2.0+
6  */
7
8 /*
9  * board/config.h - configuration options, board specific
10  */
11
12 #ifndef __CONFIG_H
13 #define __CONFIG_H
14
15 /*
16  * Imported from global configuration:
17  *      CONFIG_MPC8255
18  *      CONFIG_MPC8265
19  *      CONFIG_200MHz
20  *      CONFIG_266MHz
21  *      CONFIG_300MHz
22  *      CONFIG_L2_CACHE
23  *      CONFIG_BUSMODE_60x
24  */
25
26 /*
27  * High Level Configuration Options
28  * (easy to change)
29  */
30
31 #define CONFIG_SYS_TEXT_BASE    0x40000000
32
33
34 #if 0
35 #define CONFIG_TQM8260          100     /* ...on a TQM8260 module Rev.100       */
36 #else
37 #define CONFIG_TQM8260          200     /* ...on a TQM8260 module Rev.200       */
38 #endif
39
40 #define CONFIG_CPM2             1       /* Has a CPM2 */
41
42 #define CONFIG_82xx_CONS_SMC1   1       /* console on SMC1                      */
43
44 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
45
46 #define CONFIG_BOOTCOUNT_LIMIT
47
48 #define CONFIG_BAUDRATE         115200
49
50 #define CONFIG_PREBOOT  "echo;echo Type \\\"run flash_nfs\\\" to mount root filesystem over NFS;echo"
51
52 #undef  CONFIG_BOOTARGS
53
54 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
55         "netdev=eth0\0"                                                 \
56         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
57                 "nfsroot=${serverip}:${rootpath}\0"                     \
58         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
59         "addip=setenv bootargs ${bootargs} "                            \
60                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
61                 ":${hostname}:${netdev}:off panic=1\0"                  \
62         "flash_nfs=run nfsargs addip;"                                  \
63                 "bootm ${kernel_addr}\0"                                \
64         "flash_self=run ramargs addip;"                                 \
65                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
66         "net_nfs=tftp 200000 ${bootfile};run nfsargs addip;bootm\0"     \
67         "rootpath=/opt/eldk/ppc_6xx\0"                                  \
68         "bootfile=tqm8260/uImage\0"                             \
69         "kernel_addr=400C0000\0"                                        \
70         "ramdisk_addr=40240000\0"                                       \
71         ""
72 #define CONFIG_BOOTCOMMAND      "run flash_self"
73
74 /* enable I2C and select the hardware/software driver */
75 #define CONFIG_SYS_I2C
76 #define CONFIG_SYS_I2C_SOFT             /* I2C bit-banged */
77 #define CONFIG_SYS_I2C_SOFT_SPEED       400000
78 #define CONFIG_SYS_I2C_SOFT_SLAVE       0x7F
79
80 /*
81  * Software (bit-bang) I2C driver configuration
82  */
83
84 /* TQM8260 Rev.100 has the clock and data pins swapped (!!!) on EEPROM */
85 #if (CONFIG_TQM8260 <= 100)
86
87 #define I2C_PORT        3               /* Port A=0, B=1, C=2, D=3 */
88 #define I2C_ACTIVE      (iop->pdir |=  0x00020000)
89 #define I2C_TRISTATE    (iop->pdir &= ~0x00020000)
90 #define I2C_READ        ((iop->pdat & 0x00020000) != 0)
91 #define I2C_SDA(bit)    if(bit) iop->pdat |=  0x00020000; \
92                         else    iop->pdat &= ~0x00020000
93 #define I2C_SCL(bit)    if(bit) iop->pdat |=  0x00010000; \
94                         else    iop->pdat &= ~0x00010000
95 #define I2C_DELAY       udelay(5)       /* 1/4 I2C clock duration */
96
97 #else
98
99 #define I2C_PORT        3               /* Port A=0, B=1, C=2, D=3 */
100 #define I2C_ACTIVE      (iop->pdir |=  0x00010000)
101 #define I2C_TRISTATE    (iop->pdir &= ~0x00010000)
102 #define I2C_READ        ((iop->pdat & 0x00010000) != 0)
103 #define I2C_SDA(bit)    if(bit) iop->pdat |=  0x00010000; \
104                         else    iop->pdat &= ~0x00010000
105 #define I2C_SCL(bit)    if(bit) iop->pdat |=  0x00020000; \
106                         else    iop->pdat &= ~0x00020000
107 #define I2C_DELAY       udelay(5)       /* 1/4 I2C clock duration */
108 #endif
109
110 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x50
111 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 2
112 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS       4
113 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS   10      /* and takes up to 10 msec */
114
115 #define CONFIG_I2C_X
116
117 /*
118  * select serial console configuration
119  *
120  * if either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
121  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
122  * for SCC).
123  *
124  * if CONFIG_CONS_NONE is defined, then the serial console routines must
125  * defined elsewhere (for example, on the cogent platform, there are serial
126  * ports on the motherboard which are used for the serial console - see
127  * cogent/cma101/serial.[ch]).
128  */
129 #define CONFIG_CONS_ON_SMC              /* define if console on SMC */
130 #undef  CONFIG_CONS_ON_SCC              /* define if console on SCC */
131 #undef  CONFIG_CONS_NONE                /* define if console on something else*/
132 #ifdef CONFIG_82xx_CONS_SMC1
133 #define CONFIG_CONS_INDEX       1       /* which serial channel for console */
134 #endif
135 #ifdef CONFIG_82xx_CONS_SMC2
136 #define CONFIG_CONS_INDEX       2       /* which serial channel for console */
137 #endif
138
139 #undef  CONFIG_CONS_USE_EXTC            /* SMC/SCC use ext clock not brg_clk */
140 #define CONFIG_CONS_EXTC_RATE   3686400 /* SMC/SCC ext clk rate in Hz */
141 #define CONFIG_CONS_EXTC_PINSEL 0       /* pin select 0=CLK3/CLK9 */
142
143 /*
144  * select ethernet configuration
145  *
146  * if either CONFIG_ETHER_ON_SCC or CONFIG_ETHER_ON_FCC is selected, then
147  * CONFIG_ETHER_INDEX must be set to the channel number (1-4 for SCC, 1-3
148  * for FCC)
149  *
150  * if CONFIG_ETHER_NONE is defined, then either the ethernet routines must be
151  * defined elsewhere (as for the console), or CONFIG_CMD_NET must be unset.
152  *
153  * (On TQM8260 either SCC1 or FCC2 may be chosen: SCC1 is hardwired to the
154  * X.29 connector, and FCC2 is hardwired to the X.1 connector)
155  */
156 #undef  CONFIG_ETHER_ON_SCC             /* define if ether on SCC       */
157 #define CONFIG_ETHER_ON_FCC             /* define if ether on FCC       */
158 #undef  CONFIG_ETHER_NONE               /* define if ether on something else */
159 #define CONFIG_ETHER_INDEX    2         /* which SCC/FCC channel for ethernet */
160
161 #if defined(CONFIG_ETHER_ON_SCC) && (CONFIG_ETHER_INDEX == 1)
162
163 /*
164  *  - RX clk is CLK11
165  *  - TX clk is CLK12
166  */
167 # define CONFIG_SYS_CMXSCR_VALUE1       (CMXSCR_RS1CS_CLK11 | CMXSCR_TS1CS_CLK12)
168
169 #elif defined(CONFIG_ETHER_ON_FCC) && (CONFIG_ETHER_INDEX == 2)
170
171 /*
172  * - Rx-CLK is CLK13
173  * - Tx-CLK is CLK14
174  * - RAM for BD/Buffers is on the 60x Bus (see 28-13)
175  * - Enable Full Duplex in FSMR
176  */
177 # define CONFIG_SYS_CMXFCR_MASK2        (CMXFCR_FC2|CMXFCR_RF2CS_MSK|CMXFCR_TF2CS_MSK)
178 # define CONFIG_SYS_CMXFCR_VALUE2       (CMXFCR_RF2CS_CLK13|CMXFCR_TF2CS_CLK14)
179 # define CONFIG_SYS_CPMFCR_RAMTYPE      0
180 # define CONFIG_SYS_FCC_PSMR            (FCC_PSMR_FDE|FCC_PSMR_LPB)
181
182 #endif /* CONFIG_ETHER_ON_FCC, CONFIG_ETHER_INDEX */
183
184
185 /* system clock rate (CLKIN) - equal to the 60x and local bus speed */
186 #if defined(CONFIG_MPC8255) || defined(CONFIG_MPC8265)
187 #  define CONFIG_8260_CLKIN     66666666        /* in Hz */
188 #else   /* !CONFIG_MPC8255 && !CONFIG_MPC8265 */
189 # ifndef CONFIG_300MHz
190 #  define CONFIG_8260_CLKIN     66666666        /* in Hz */
191 # else
192 #  define CONFIG_8260_CLKIN     83333000        /* in Hz */
193 # endif
194 #endif  /* CONFIG_MPC8255 */
195
196 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
197 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE            /* don't allow baudrate change  */
198
199 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
200
201 #define CONFIG_TIMESTAMP                /* Print image info with timestamp */
202
203
204 /*
205  * BOOTP options
206  */
207 #define CONFIG_BOOTP_SUBNETMASK
208 #define CONFIG_BOOTP_GATEWAY
209 #define CONFIG_BOOTP_HOSTNAME
210 #define CONFIG_BOOTP_BOOTPATH
211 #define CONFIG_BOOTP_BOOTFILESIZE
212
213
214 /*
215  * Command line configuration.
216  */
217 #include <config_cmd_default.h>
218
219 #define CONFIG_CMD_DHCP
220 #define CONFIG_CMD_I2C
221 #define CONFIG_CMD_EEPROM
222 #define CONFIG_CMD_NFS
223 #define CONFIG_CMD_SNTP
224
225
226 /*
227  * Miscellaneous configurable options
228  */
229 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
230
231 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
232 #define CONFIG_SYS_HUSH_PARSER          1       /* Use the HUSH parser          */
233
234 #if defined(CONFIG_CMD_KGDB)
235 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
236 #else
237 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
238 #endif
239 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
240 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
241 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
242
243 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
244 #define CONFIG_SYS_MEMTEST_END  0x0C00000       /* 4 ... 12 MB in DRAM  */
245
246 #define CONFIG_SYS_LOAD_ADDR    0x100000        /* default load address */
247
248 #define CONFIG_SYS_RESET_ADDRESS 0xFFFFFFFC     /* "bad" address                */
249
250 /*
251  * For booting Linux, the board info and command line data
252  * have to be in the first 8 MB of memory, since this is
253  * the maximum mapped by the Linux kernel during initialization.
254  */
255 #define CONFIG_SYS_BOOTMAPSZ        (8 << 20)       /* Initial Memory map for Linux */
256
257
258 /* What should the base address of the main FLASH be and how big is
259  * it (in MBytes)? This must contain CONFIG_SYS_TEXT_BASE from board/tqm8260/config.mk
260  * The main FLASH is whichever is connected to *CS0.
261  */
262 #define CONFIG_SYS_FLASH0_BASE 0x40000000
263 #define CONFIG_SYS_FLASH1_BASE 0x60000000
264 #define CONFIG_SYS_FLASH0_SIZE 32
265 #define CONFIG_SYS_FLASH1_SIZE 32
266
267 /* Flash bank size (for preliminary settings)
268  */
269 #define CONFIG_SYS_FLASH_SIZE CONFIG_SYS_FLASH0_SIZE
270
271 /*-----------------------------------------------------------------------
272  * FLASH organization
273  */
274 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max num of memory banks      */
275 #define CONFIG_SYS_MAX_FLASH_SECT       128     /* max num of sects on one chip */
276
277 #define CONFIG_SYS_FLASH_ERASE_TOUT     240000  /* Flash Erase Timeout (in ms)  */
278 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (in ms)  */
279
280 /* use CFI flash driver */
281 #define CONFIG_SYS_FLASH_CFI            1       /* Flash is CFI conformant */
282 #define CONFIG_FLASH_CFI_DRIVER         1       /* Use the common driver */
283 #define CONFIG_SYS_FLASH_BANKS_LIST     { CONFIG_SYS_FLASH_BASE }
284 #define CONFIG_SYS_FLASH_EMPTY_INFO     1
285 #define CONFIG_SYS_FLASH_USE_BUFFER_WRITE 1
286
287 #define CONFIG_ENV_IS_IN_FLASH  1
288 #define CONFIG_ENV_ADDR         (CONFIG_SYS_FLASH_BASE + 0x40000)
289 #define CONFIG_ENV_SIZE         0x08000
290 #define CONFIG_ENV_SECT_SIZE    0x40000
291 #define CONFIG_ENV_ADDR_REDUND (CONFIG_ENV_ADDR + CONFIG_ENV_SECT_SIZE)
292 #define CONFIG_ENV_SIZE_REDUND  CONFIG_ENV_SIZE
293
294 /*-----------------------------------------------------------------------
295  * Hardware Information Block
296  */
297 #define CONFIG_SYS_HWINFO_OFFSET        0x0003FFC0      /* offset of HW Info block */
298 #define CONFIG_SYS_HWINFO_SIZE          0x00000040      /* size   of HW Info block */
299 #define CONFIG_SYS_HWINFO_MAGIC 0x54514D38      /* 'TQM8' */
300
301 /*-----------------------------------------------------------------------
302  * Hard Reset Configuration Words
303  *
304  * if you change bits in the HRCW, you must also change the CONFIG_SYS_*
305  * defines for the various registers affected by the HRCW e.g. changing
306  * HRCW_DPPCxx requires you to also change CONFIG_SYS_SIUMCR.
307  */
308 #define __HRCW__ALL__           (HRCW_CIP | HRCW_ISB111 | HRCW_BMS)
309
310 #if defined(CONFIG_MPC8255) || defined(CONFIG_MPC8265)
311 #  define CONFIG_SYS_HRCW_MASTER        (__HRCW__ALL__ | HRCW_MODCK_H0111)
312 #else   /* ! MPC8255 && !MPC8265 */
313 # if defined(CONFIG_266MHz)
314 #  define CONFIG_SYS_HRCW_MASTER        (__HRCW__ALL__ | HRCW_MODCK_H0111)
315 # elif defined(CONFIG_300MHz)
316 #  define CONFIG_SYS_HRCW_MASTER        (__HRCW__ALL__ | HRCW_MODCK_H0110)
317 # else
318 #  define CONFIG_SYS_HRCW_MASTER        (__HRCW__ALL__)
319 # endif
320 #endif  /* CONFIG_MPC8255 */
321
322 /* no slaves so just fill with zeros */
323 #define CONFIG_SYS_HRCW_SLAVE1          0
324 #define CONFIG_SYS_HRCW_SLAVE2          0
325 #define CONFIG_SYS_HRCW_SLAVE3          0
326 #define CONFIG_SYS_HRCW_SLAVE4          0
327 #define CONFIG_SYS_HRCW_SLAVE5          0
328 #define CONFIG_SYS_HRCW_SLAVE6          0
329 #define CONFIG_SYS_HRCW_SLAVE7          0
330
331 /*-----------------------------------------------------------------------
332  * Internal Memory Mapped Register
333  */
334 #define CONFIG_SYS_IMMR         0xFFF00000
335
336 /*-----------------------------------------------------------------------
337  * Definitions for initial stack pointer and data area (in DPRAM)
338  */
339 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
340 #define CONFIG_SYS_INIT_RAM_SIZE        0x4000  /* Size of used area in DPRAM    */
341 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
342 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
343
344 /*-----------------------------------------------------------------------
345  * Start addresses for the final memory configuration
346  * (Set up by the startup code)
347  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
348  *
349  * 60x SDRAM is mapped at CONFIG_SYS_SDRAM_BASE, local SDRAM
350  * is mapped at SDRAM_BASE2_PRELIM.
351  */
352 #define CONFIG_SYS_SDRAM_BASE           0x00000000
353 #define CONFIG_SYS_FLASH_BASE           CONFIG_SYS_FLASH0_BASE
354 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE
355 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)     /* Reserve 256 kB for Monitor */
356 #define CONFIG_SYS_MALLOC_LEN           (512 << 10)     /* Reserve 512 kB for malloc()*/
357
358 /*-----------------------------------------------------------------------
359  * Cache Configuration
360  */
361 #define CONFIG_SYS_CACHELINE_SIZE      32      /* For MPC8260 CPU              */
362 #if defined(CONFIG_CMD_KGDB)
363 # define CONFIG_SYS_CACHELINE_SHIFT     5       /* log base 2 of the above value */
364 #endif
365
366 /*-----------------------------------------------------------------------
367  * HIDx - Hardware Implementation-dependent Registers                    2-11
368  *-----------------------------------------------------------------------
369  * HID0 also contains cache control - initially enable both caches and
370  * invalidate contents, then the final state leaves only the instruction
371  * cache enabled. Note that Power-On and Hard reset invalidate the caches,
372  * but Soft reset does not.
373  *
374  * HID1 has only read-only information - nothing to set.
375  */
376 #define CONFIG_SYS_HID0_INIT   (HID0_ICE|HID0_DCE|HID0_ICFI|HID0_DCI|\
377                                 HID0_IFEM|HID0_ABE)
378 #define CONFIG_SYS_HID0_FINAL  (HID0_IFEM|HID0_ABE)
379 #define CONFIG_SYS_HID2        0
380
381 /*-----------------------------------------------------------------------
382  * RMR - Reset Mode Register                                     5-5
383  *-----------------------------------------------------------------------
384  * turn on Checkstop Reset Enable
385  */
386 #define CONFIG_SYS_RMR         RMR_CSRE
387
388 /*-----------------------------------------------------------------------
389  * BCR - Bus Configuration                                       4-25
390  *-----------------------------------------------------------------------
391  */
392 #ifdef  CONFIG_BUSMODE_60x
393 #define CONFIG_SYS_BCR         (BCR_EBM|BCR_L2C|BCR_LETM|\
394                          BCR_NPQM0|BCR_NPQM1|BCR_NPQM2) /* 60x mode  */
395 #else
396 #define BCR_APD01       0x10000000
397 #define CONFIG_SYS_BCR          (BCR_APD01|BCR_ETM|BCR_LETM)    /* 8260 mode */
398 #endif
399
400 /*-----------------------------------------------------------------------
401  * SIUMCR - SIU Module Configuration                             4-31
402  *-----------------------------------------------------------------------
403  */
404 #if 0
405 #define CONFIG_SYS_SIUMCR      (SIUMCR_DPPC10|SIUMCR_APPC10)
406 #else
407 #define CONFIG_SYS_SIUMCR      (SIUMCR_DPPC00|SIUMCR_APPC10)
408 #endif
409
410
411 /*-----------------------------------------------------------------------
412  * SYPCR - System Protection Control                             4-35
413  * SYPCR can only be written once after reset!
414  *-----------------------------------------------------------------------
415  * Watchdog & Bus Monitor Timer max, 60x Bus Monitor enable
416  */
417 #if defined(CONFIG_WATCHDOG)
418 #define CONFIG_SYS_SYPCR       (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
419                          SYPCR_SWRI|SYPCR_SWP|SYPCR_SWE)
420 #else
421 #define CONFIG_SYS_SYPCR       (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
422                          SYPCR_SWRI|SYPCR_SWP)
423 #endif /* CONFIG_WATCHDOG */
424
425 /*-----------------------------------------------------------------------
426  * TMCNTSC - Time Counter Status and Control                     4-40
427  *-----------------------------------------------------------------------
428  * Clear once per Second and Alarm Interrupt Status, Set 32KHz timersclk,
429  * and enable Time Counter
430  */
431 #define CONFIG_SYS_TMCNTSC     (TMCNTSC_SEC|TMCNTSC_ALR|TMCNTSC_TCF|TMCNTSC_TCE)
432
433 /*-----------------------------------------------------------------------
434  * PISCR - Periodic Interrupt Status and Control                 4-42
435  *-----------------------------------------------------------------------
436  * Clear Periodic Interrupt Status, Set 32KHz timersclk, and enable
437  * Periodic timer
438  */
439 #define CONFIG_SYS_PISCR       (PISCR_PS|PISCR_PTF|PISCR_PTE)
440
441 /*-----------------------------------------------------------------------
442  * SCCR - System Clock Control                                   9-8
443  *-----------------------------------------------------------------------
444  * Ensure DFBRG is Divide by 16
445  */
446 #define CONFIG_SYS_SCCR        0
447
448 /*-----------------------------------------------------------------------
449  * RCCR - RISC Controller Configuration                         13-7
450  *-----------------------------------------------------------------------
451  */
452 #define CONFIG_SYS_RCCR        0
453
454 /*
455  * Init Memory Controller:
456  *
457  * Bank Bus     Machine PortSz  Device
458  * ---- ---     ------- ------  ------
459  *  0   60x     GPCM    64 bit  FLASH
460  *  1   60x     SDRAM   64 bit  SDRAM
461  *  2   Local   SDRAM   32 bit  SDRAM
462  *
463  */
464
465         /* Initialize SDRAM on local bus
466          */
467 #define CONFIG_SYS_INIT_LOCAL_SDRAM
468
469 #define SDRAM_MAX_SIZE  0x08000000      /* max. 128 MB          */
470
471 /* Minimum mask to separate preliminary
472  * address ranges for CS[0:2]
473  */
474 #define CONFIG_SYS_GLOBAL_SDRAM_LIMIT   (512<<20)       /* less than 512 MB */
475 #define CONFIG_SYS_LOCAL_SDRAM_LIMIT    (128<<20)       /* less than 128 MB */
476
477 #define CONFIG_SYS_MPTPR       0x4000
478
479 /*-----------------------------------------------------------------------------
480  * Address for Mode Register Set (MRS) command
481  *-----------------------------------------------------------------------------
482  * In fact, the address is rather configuration data presented to the SDRAM on
483  * its address lines. Because the address lines may be mux'ed externally either
484  * for 8 column or 9 column devices, some bits appear twice in the 8260's
485  * address:
486  *
487  * |   (RFU)   |   (RFU)   | WBL |    TM    |     CL    |  BT | Burst Length |
488  * | BA1   BA0 | A12 : A10 |  A9 |  A8   A7 |  A6 : A4  |  A3 |   A2 :  A0   |
489  *  8 columns mux'ing:     |  A9 | A10  A21 | A22 : A24 | A25 |  A26 : A28   |
490  *  9 columns mux'ing:     |  A8 | A20  A21 | A22 : A24 | A25 |  A26 : A28   |
491  *  Settings:              |  0  |  0    0  |  0  1  0  |  0  |   0  1  0    |
492  *-----------------------------------------------------------------------------
493  */
494 #define CONFIG_SYS_MRS_OFFS     0x00000110
495
496
497 /* Bank 0 - FLASH
498  */
499 #define CONFIG_SYS_BR0_PRELIM  ((CONFIG_SYS_FLASH_BASE & BRx_BA_MSK)  |\
500                          BRx_PS_64                      |\
501                          BRx_MS_GPCM_P                  |\
502                          BRx_V)
503
504 #define CONFIG_SYS_OR0_PRELIM  (MEG_TO_AM(CONFIG_SYS_FLASH_SIZE)      |\
505                          ORxG_CSNT                      |\
506                          ORxG_ACS_DIV1                  |\
507                          ORxG_SCY_3_CLK                 |\
508                          ORxG_EHTR                      |\
509                          ORxG_TRLX)
510
511         /* SDRAM on TQM8260 can have either 8 or 9 columns.
512          * The number affects configuration values.
513          */
514
515 /* Bank 1 - 60x bus SDRAM
516  */
517 #define CONFIG_SYS_PSRT        0x20
518 #define CONFIG_SYS_LSRT        0x20
519 #ifndef CONFIG_SYS_RAMBOOT
520 #define CONFIG_SYS_BR1_PRELIM  ((CONFIG_SYS_SDRAM_BASE & BRx_BA_MSK)  |\
521                          BRx_PS_64                      |\
522                          BRx_MS_SDRAM_P                 |\
523                          BRx_V)
524
525 #define CONFIG_SYS_OR1_PRELIM   CONFIG_SYS_OR1_8COL
526
527
528         /* SDRAM initialization values for 8-column chips
529          */
530 #define CONFIG_SYS_OR1_8COL    ((~(CONFIG_SYS_GLOBAL_SDRAM_LIMIT-1) & ORxS_SDAM_MSK) |\
531                          ORxS_BPD_4                     |\
532                          ORxS_ROWST_PBI1_A7             |\
533                          ORxS_NUMR_12)
534
535 #define CONFIG_SYS_PSDMR_8COL  (PSDMR_PBI                      |\
536                          PSDMR_SDAM_A15_IS_A5           |\
537                          PSDMR_BSMA_A12_A14             |\
538                          PSDMR_SDA10_PBI1_A8            |\
539                          PSDMR_RFRC_7_CLK               |\
540                          PSDMR_PRETOACT_2W              |\
541                          PSDMR_ACTTORW_2W               |\
542                          PSDMR_LDOTOPRE_1C              |\
543                          PSDMR_WRC_2C                   |\
544                          PSDMR_EAMUX                    |\
545                          PSDMR_CL_2)
546
547         /* SDRAM initialization values for 9-column chips
548          */
549 #define CONFIG_SYS_OR1_9COL    ((~(CONFIG_SYS_GLOBAL_SDRAM_LIMIT-1) & ORxS_SDAM_MSK) |\
550                          ORxS_BPD_4                     |\
551                          ORxS_ROWST_PBI1_A5             |\
552                          ORxS_NUMR_13)
553
554 #define CONFIG_SYS_PSDMR_9COL  (PSDMR_PBI                      |\
555                          PSDMR_SDAM_A16_IS_A5           |\
556                          PSDMR_BSMA_A12_A14             |\
557                          PSDMR_SDA10_PBI1_A7            |\
558                          PSDMR_RFRC_7_CLK               |\
559                          PSDMR_PRETOACT_2W              |\
560                          PSDMR_ACTTORW_2W               |\
561                          PSDMR_LDOTOPRE_1C              |\
562                          PSDMR_WRC_2C                   |\
563                          PSDMR_EAMUX                    |\
564                          PSDMR_CL_2)
565
566 /* Bank 2 - Local bus SDRAM
567  */
568 #ifdef CONFIG_SYS_INIT_LOCAL_SDRAM
569 #define CONFIG_SYS_BR2_PRELIM  ((SDRAM_BASE2_PRELIM & BRx_BA_MSK) |\
570                          BRx_PS_32                      |\
571                          BRx_MS_SDRAM_L                 |\
572                          BRx_V)
573
574 #define CONFIG_SYS_OR2_PRELIM   CONFIG_SYS_OR2_8COL
575
576 #define SDRAM_BASE2_PRELIM      0x80000000
577
578         /* SDRAM initialization values for 8-column chips
579          */
580 #define CONFIG_SYS_OR2_8COL    ((~(CONFIG_SYS_LOCAL_SDRAM_LIMIT-1) & ORxS_SDAM_MSK) |\
581                          ORxS_BPD_4                     |\
582                          ORxS_ROWST_PBI1_A8             |\
583                          ORxS_NUMR_12)
584
585 #define CONFIG_SYS_LSDMR_8COL  (PSDMR_PBI                      |\
586                          PSDMR_SDAM_A15_IS_A5           |\
587                          PSDMR_BSMA_A13_A15             |\
588                          PSDMR_SDA10_PBI1_A9            |\
589                          PSDMR_RFRC_7_CLK               |\
590                          PSDMR_PRETOACT_2W              |\
591                          PSDMR_ACTTORW_2W               |\
592                          PSDMR_BL                       |\
593                          PSDMR_LDOTOPRE_1C              |\
594                          PSDMR_WRC_2C                   |\
595                          PSDMR_CL_2)
596
597         /* SDRAM initialization values for 9-column chips
598          */
599 #define CONFIG_SYS_OR2_9COL    ((~(CONFIG_SYS_LOCAL_SDRAM_LIMIT-1) & ORxS_SDAM_MSK) |\
600                          ORxS_BPD_4                     |\
601                          ORxS_ROWST_PBI1_A6             |\
602                          ORxS_NUMR_13)
603
604 #define CONFIG_SYS_LSDMR_9COL  (PSDMR_PBI                      |\
605                          PSDMR_SDAM_A16_IS_A5           |\
606                          PSDMR_BSMA_A13_A15             |\
607                          PSDMR_SDA10_PBI1_A8            |\
608                          PSDMR_RFRC_7_CLK               |\
609                          PSDMR_PRETOACT_2W              |\
610                          PSDMR_ACTTORW_2W               |\
611                          PSDMR_BL                       |\
612                          PSDMR_LDOTOPRE_1C              |\
613                          PSDMR_WRC_2C                   |\
614                          PSDMR_CL_2)
615
616 #endif /* CONFIG_SYS_INIT_LOCAL_SDRAM */
617
618 #endif /* CONFIG_SYS_RAMBOOT */
619
620 #endif  /* __CONFIG_H */