sunxi: Add support for using MII phy-s with the GMAC nic
[oweals/u-boot.git] / include / configs / TQM823M.h
1 /*
2  * (C) Copyright 2000-2008
3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
4  *
5  * SPDX-License-Identifier:     GPL-2.0+
6  */
7
8 /*
9  * board/config.h - configuration options, board specific
10  */
11
12 #ifndef __CONFIG_H
13 #define __CONFIG_H
14
15 /*
16  * High Level Configuration Options
17  * (easy to change)
18  */
19
20 #define CONFIG_MPC823           1       /* This is a MPC823 CPU         */
21 #define CONFIG_TQM823M          1       /* ...on a TQM8xxM module       */
22
23 #define CONFIG_SYS_TEXT_BASE    0x40000000
24
25 #ifdef  CONFIG_LCD                      /* with LCD controller ?        */
26 #define CONFIG_MPC8XX_LCD
27 /* #define CONFIG_NEC_NL6448BC20 1 / * use NEC NL6448BC20 display       */
28 #endif
29
30 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
31 #define CONFIG_SYS_SMC_RXBUFLEN 128
32 #define CONFIG_SYS_MAXIDLE      10
33 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
34
35 #define CONFIG_BOOTCOUNT_LIMIT
36
37 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
38
39 #define CONFIG_BOARD_TYPES      1       /* support board types          */
40
41 #define CONFIG_PREBOOT  "echo;echo Type \\\"run flash_nfs\\\" to mount root filesystem over NFS;echo"
42
43 #undef  CONFIG_BOOTARGS
44
45 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
46         "netdev=eth0\0"                                                 \
47         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
48                 "nfsroot=${serverip}:${rootpath}\0"                     \
49         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
50         "addip=setenv bootargs ${bootargs} "                            \
51                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
52                 ":${hostname}:${netdev}:off panic=1\0"                  \
53         "flash_nfs=run nfsargs addip;"                                  \
54                 "bootm ${kernel_addr}\0"                                \
55         "flash_self=run ramargs addip;"                                 \
56                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
57         "net_nfs=tftp 200000 ${bootfile};run nfsargs addip;bootm\0"     \
58         "rootpath=/opt/eldk/ppc_8xx\0"                                  \
59         "hostname=TQM823M\0"                                            \
60         "bootfile=TQM823M/uImage\0"                                     \
61         "fdt_addr=40080000\0"                                           \
62         "kernel_addr=400A0000\0"                                        \
63         "ramdisk_addr=40280000\0"                                       \
64         "u-boot=TQM823M/u-image.bin\0"                                  \
65         "load=tftp 200000 ${u-boot}\0"                                  \
66         "update=prot off 40000000 +${filesize};"                        \
67                 "era 40000000 +${filesize};"                            \
68                 "cp.b 200000 40000000 ${filesize};"                     \
69                 "sete filesize;save\0"                                  \
70         ""
71 #define CONFIG_BOOTCOMMAND      "run flash_self"
72
73 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
74 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE            /* don't allow baudrate change  */
75
76 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
77
78 #ifdef CONFIG_LCD
79 # undef  CONFIG_STATUS_LED              /* disturbs display             */
80 #else
81 # define CONFIG_STATUS_LED      1       /* Status LED enabled           */
82 #endif  /* CONFIG_LCD */
83
84 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
85
86 /*
87  * BOOTP options
88  */
89 #define CONFIG_BOOTP_SUBNETMASK
90 #define CONFIG_BOOTP_GATEWAY
91 #define CONFIG_BOOTP_HOSTNAME
92 #define CONFIG_BOOTP_BOOTPATH
93 #define CONFIG_BOOTP_BOOTFILESIZE
94
95
96 #define CONFIG_MAC_PARTITION
97 #define CONFIG_DOS_PARTITION
98
99 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
100
101
102 /*
103  * Command line configuration.
104  */
105 #include <config_cmd_default.h>
106
107 #define CONFIG_CMD_ASKENV
108 #define CONFIG_CMD_DATE
109 #define CONFIG_CMD_DHCP
110 #define CONFIG_CMD_ELF
111 #define CONFIG_CMD_EXT2
112 #define CONFIG_CMD_IDE
113 #define CONFIG_CMD_JFFS2
114 #define CONFIG_CMD_NFS
115 #define CONFIG_CMD_SNTP
116
117
118 #define CONFIG_NETCONSOLE
119
120
121 /*
122  * Miscellaneous configurable options
123  */
124 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
125
126 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
127 #define CONFIG_SYS_HUSH_PARSER          1       /* Use the HUSH parser          */
128
129 #if defined(CONFIG_CMD_KGDB)
130 #define CONFIG_SYS_CBSIZE               1024    /* Console I/O Buffer Size      */
131 #else
132 #define CONFIG_SYS_CBSIZE               256     /* Console I/O Buffer Size      */
133 #endif
134 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
135 #define CONFIG_SYS_MAXARGS              16      /* max number of command args   */
136 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
137
138 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
139 #define CONFIG_SYS_MEMTEST_END          0x0C00000       /* 4 ... 12 MB in DRAM  */
140
141 #define CONFIG_SYS_LOAD_ADDR            0x100000        /* default load address */
142
143 /*
144  * Low Level Configuration Settings
145  * (address mappings, register initial values, etc.)
146  * You should know what you are doing if you make changes here.
147  */
148 /*-----------------------------------------------------------------------
149  * Internal Memory Mapped Register
150  */
151 #define CONFIG_SYS_IMMR         0xFFF00000
152
153 /*-----------------------------------------------------------------------
154  * Definitions for initial stack pointer and data area (in DPRAM)
155  */
156 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
157 #define CONFIG_SYS_INIT_RAM_SIZE        0x2F00  /* Size of used area in DPRAM   */
158 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
159 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
160
161 /*-----------------------------------------------------------------------
162  * Start addresses for the final memory configuration
163  * (Set up by the startup code)
164  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
165  */
166 #define CONFIG_SYS_SDRAM_BASE           0x00000000
167 #define CONFIG_SYS_FLASH_BASE           0x40000000
168 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)     /* Reserve 256 kB for Monitor   */
169 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
170 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()  */
171
172 /*
173  * For booting Linux, the board info and command line data
174  * have to be in the first 8 MB of memory, since this is
175  * the maximum mapped by the Linux kernel during initialization.
176  */
177 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
178
179 /*-----------------------------------------------------------------------
180  * FLASH organization
181  */
182
183 /* use CFI flash driver */
184 #define CONFIG_SYS_FLASH_CFI            1       /* Flash is CFI conformant */
185 #define CONFIG_FLASH_CFI_DRIVER 1       /* Use the common driver */
186 #define CONFIG_SYS_FLASH_BANKS_LIST     { CONFIG_SYS_FLASH_BASE }
187 #define CONFIG_SYS_FLASH_EMPTY_INFO
188 #define CONFIG_SYS_FLASH_USE_BUFFER_WRITE       1
189 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks */
190 #define CONFIG_SYS_MAX_FLASH_SECT       256     /* max number of sectors on one chip */
191
192 #define CONFIG_ENV_IS_IN_FLASH  1
193 #define CONFIG_ENV_OFFSET               0x40000 /*   Offset   of Environment Sector     */
194 #define CONFIG_ENV_SIZE         0x08000 /* Total Size of Environment            */
195 #define CONFIG_ENV_SECT_SIZE    0x20000 /* Total Size of Environment Sector     */
196
197 /* Address and size of Redundant Environment Sector     */
198 #define CONFIG_ENV_OFFSET_REDUND        (CONFIG_ENV_OFFSET+CONFIG_ENV_SECT_SIZE)
199 #define CONFIG_ENV_SIZE_REDUND  (CONFIG_ENV_SIZE)
200
201 #define CONFIG_SYS_USE_PPCENV                   /* Environment embedded in sect .ppcenv */
202
203 #define CONFIG_MISC_INIT_R              /* Make sure to remap flashes correctly */
204
205 /*-----------------------------------------------------------------------
206  * Dynamic MTD partition support
207  */
208 #define CONFIG_CMD_MTDPARTS
209 #define CONFIG_MTD_DEVICE               /* needed for mtdparts commands */
210 #define CONFIG_FLASH_CFI_MTD
211 #define MTDIDS_DEFAULT          "nor0=TQM8xxM-0"
212
213 #define MTDPARTS_DEFAULT        "mtdparts=TQM8xxM-0:512k(u-boot),"      \
214                                                 "128k(dtb),"            \
215                                                 "1920k(kernel),"        \
216                                                 "5632(rootfs),"         \
217                                                 "4m(data)"
218
219 /*-----------------------------------------------------------------------
220  * Hardware Information Block
221  */
222 #define CONFIG_SYS_HWINFO_OFFSET        0x0003FFC0      /* offset of HW Info block */
223 #define CONFIG_SYS_HWINFO_SIZE          0x00000040      /* size   of HW Info block */
224 #define CONFIG_SYS_HWINFO_MAGIC 0x54514D38      /* 'TQM8' */
225
226 /*-----------------------------------------------------------------------
227  * Cache Configuration
228  */
229 #define CONFIG_SYS_CACHELINE_SIZE       16      /* For all MPC8xx CPUs                  */
230 #if defined(CONFIG_CMD_KGDB)
231 #define CONFIG_SYS_CACHELINE_SHIFT      4       /* log base 2 of the above value        */
232 #endif
233
234 /*-----------------------------------------------------------------------
235  * SYPCR - System Protection Control                            11-9
236  * SYPCR can only be written once after reset!
237  *-----------------------------------------------------------------------
238  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
239  */
240 #if defined(CONFIG_WATCHDOG)
241 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
242                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
243 #else
244 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
245 #endif
246
247 /*-----------------------------------------------------------------------
248  * SIUMCR - SIU Module Configuration                            11-6
249  *-----------------------------------------------------------------------
250  * PCMCIA config., multi-function pin tri-state
251  */
252 #ifndef CONFIG_CAN_DRIVER
253 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
254 #else   /* we must activate GPL5 in the SIUMCR for CAN */
255 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
256 #endif  /* CONFIG_CAN_DRIVER */
257
258 /*-----------------------------------------------------------------------
259  * TBSCR - Time Base Status and Control                         11-26
260  *-----------------------------------------------------------------------
261  * Clear Reference Interrupt Status, Timebase freezing enabled
262  */
263 #define CONFIG_SYS_TBSCR        (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
264
265 /*-----------------------------------------------------------------------
266  * RTCSC - Real-Time Clock Status and Control Register          11-27
267  *-----------------------------------------------------------------------
268  */
269 #define CONFIG_SYS_RTCSC        (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
270
271 /*-----------------------------------------------------------------------
272  * PISCR - Periodic Interrupt Status and Control                11-31
273  *-----------------------------------------------------------------------
274  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
275  */
276 #define CONFIG_SYS_PISCR        (PISCR_PS | PISCR_PITF)
277
278 /*-----------------------------------------------------------------------
279  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
280  *-----------------------------------------------------------------------
281  * Reset PLL lock status sticky bit, timer expired status bit and timer
282  * interrupt status bit
283  */
284 #define CONFIG_SYS_PLPRCR       (PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
285
286 /*-----------------------------------------------------------------------
287  * SCCR - System Clock and reset Control Register               15-27
288  *-----------------------------------------------------------------------
289  * Set clock output, timebase and RTC source and divider,
290  * power management and some other internal clocks
291  */
292 #define SCCR_MASK       SCCR_EBDF11
293 #define CONFIG_SYS_SCCR (SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
294                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
295                          SCCR_DFALCD00)
296
297 /*-----------------------------------------------------------------------
298  * PCMCIA stuff
299  *-----------------------------------------------------------------------
300  *
301  */
302 #define CONFIG_SYS_PCMCIA_MEM_ADDR      (0xE0000000)
303 #define CONFIG_SYS_PCMCIA_MEM_SIZE      ( 64 << 20 )
304 #define CONFIG_SYS_PCMCIA_DMA_ADDR      (0xE4000000)
305 #define CONFIG_SYS_PCMCIA_DMA_SIZE      ( 64 << 20 )
306 #define CONFIG_SYS_PCMCIA_ATTRB_ADDR    (0xE8000000)
307 #define CONFIG_SYS_PCMCIA_ATTRB_SIZE    ( 64 << 20 )
308 #define CONFIG_SYS_PCMCIA_IO_ADDR       (0xEC000000)
309 #define CONFIG_SYS_PCMCIA_IO_SIZE       ( 64 << 20 )
310
311 /*-----------------------------------------------------------------------
312  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
313  *-----------------------------------------------------------------------
314  */
315
316 #define CONFIG_IDE_PREINIT      1       /* Use preinit IDE hook */
317 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
318
319 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
320 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
321 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
322
323 #define CONFIG_SYS_IDE_MAXBUS           1       /* max. 1 IDE bus               */
324 #define CONFIG_SYS_IDE_MAXDEVICE        1       /* max. 1 drive per IDE bus     */
325
326 #define CONFIG_SYS_ATA_IDE0_OFFSET      0x0000
327
328 #define CONFIG_SYS_ATA_BASE_ADDR        CONFIG_SYS_PCMCIA_MEM_ADDR
329
330 /* Offset for data I/O                  */
331 #define CONFIG_SYS_ATA_DATA_OFFSET      (CONFIG_SYS_PCMCIA_MEM_SIZE + 0x320)
332
333 /* Offset for normal register accesses  */
334 #define CONFIG_SYS_ATA_REG_OFFSET       (2 * CONFIG_SYS_PCMCIA_MEM_SIZE + 0x320)
335
336 /* Offset for alternate registers       */
337 #define CONFIG_SYS_ATA_ALT_OFFSET       0x0100
338
339 /*-----------------------------------------------------------------------
340  *
341  *-----------------------------------------------------------------------
342  *
343  */
344 #define CONFIG_SYS_DER  0
345
346 /*
347  * Init Memory Controller:
348  *
349  * BR0/1 and OR0/1 (FLASH)
350  */
351
352 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
353 #define FLASH_BASE1_PRELIM      0x60000000      /* FLASH bank #0        */
354
355 /* used to re-map FLASH both when starting from SRAM or FLASH:
356  * restrict access enough to keep SRAM working (if any)
357  * but not too much to meddle with FLASH accesses
358  */
359 #define CONFIG_SYS_REMAP_OR_AM          0x80000000      /* OR addr mask */
360 #define CONFIG_SYS_PRELIM_OR_AM 0xE0000000      /* OR addr mask */
361
362 /*
363  * FLASH timing:
364  */
365 #define CONFIG_SYS_OR_TIMING_FLASH      (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
366                                  OR_SCY_3_CLK | OR_EHTR | OR_BI)
367
368 #define CONFIG_SYS_OR0_REMAP    (CONFIG_SYS_REMAP_OR_AM  | CONFIG_SYS_OR_TIMING_FLASH)
369 #define CONFIG_SYS_OR0_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_FLASH)
370 #define CONFIG_SYS_BR0_PRELIM   ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_V )
371
372 #define CONFIG_SYS_OR1_REMAP    CONFIG_SYS_OR0_REMAP
373 #define CONFIG_SYS_OR1_PRELIM   CONFIG_SYS_OR0_PRELIM
374 #define CONFIG_SYS_BR1_PRELIM   ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_V )
375
376 /*
377  * BR2/3 and OR2/3 (SDRAM)
378  *
379  */
380 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
381 #define SDRAM_BASE3_PRELIM      0x20000000      /* SDRAM bank #1        */
382 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
383
384 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
385 #define CONFIG_SYS_OR_TIMING_SDRAM      0x00000A00
386
387 #define CONFIG_SYS_OR2_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_SDRAM )
388 #define CONFIG_SYS_BR2_PRELIM   ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
389
390 #ifndef CONFIG_CAN_DRIVER
391 #define CONFIG_SYS_OR3_PRELIM   CONFIG_SYS_OR2_PRELIM
392 #define CONFIG_SYS_BR3_PRELIM   ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
393 #else   /* CAN uses CS3#, so we can have only one SDRAM bank anyway */
394 #define CONFIG_SYS_CAN_BASE             0xC0000000      /* CAN mapped at 0xC0000000     */
395 #define CONFIG_SYS_CAN_OR_AM            0xFFFF8000      /* 32 kB address mask           */
396 #define CONFIG_SYS_OR3_CAN              (CONFIG_SYS_CAN_OR_AM | OR_G5LA | OR_BI)
397 #define CONFIG_SYS_BR3_CAN              ((CONFIG_SYS_CAN_BASE & BR_BA_MSK) | \
398                                         BR_PS_8 | BR_MS_UPMB | BR_V )
399 #endif  /* CONFIG_CAN_DRIVER */
400
401 /*
402  * Memory Periodic Timer Prescaler
403  *
404  * The Divider for PTA (refresh timer) configuration is based on an
405  * example SDRAM configuration (64 MBit, one bank). The adjustment to
406  * the number of chip selects (NCS) and the actually needed refresh
407  * rate is done by setting MPTPR.
408  *
409  * PTA is calculated from
410  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
411  *
412  *      gclk      CPU clock (not bus clock!)
413  *      Trefresh  Refresh cycle * 4 (four word bursts used)
414  *
415  * 4096  Rows from SDRAM example configuration
416  * 1000  factor s -> ms
417  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
418  *    4  Number of refresh cycles per period
419  *   64  Refresh cycle in ms per number of rows
420  * --------------------------------------------
421  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
422  *
423  * 50 MHz => 50.000.000 / Divider =  98
424  * 66 Mhz => 66.000.000 / Divider = 129
425  * 80 Mhz => 80.000.000 / Divider = 156
426  */
427
428 #define CONFIG_SYS_PTA_PER_CLK  ((4096 * 32 * 1000) / (4 * 64))
429 #define CONFIG_SYS_MAMR_PTA     98
430
431 /*
432  * For 16 MBit, refresh rates could be 31.3 us
433  * (= 64 ms / 2K = 125 / quad bursts).
434  * For a simpler initialization, 15.6 us is used instead.
435  *
436  * #define CONFIG_SYS_MPTPR_2BK_2K      MPTPR_PTP_DIV32         for 2 banks
437  * #define CONFIG_SYS_MPTPR_1BK_2K      MPTPR_PTP_DIV64         for 1 bank
438  */
439 #define CONFIG_SYS_MPTPR_2BK_4K MPTPR_PTP_DIV16         /* setting for 2 banks  */
440 #define CONFIG_SYS_MPTPR_1BK_4K MPTPR_PTP_DIV32         /* setting for 1 bank   */
441
442 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
443 #define CONFIG_SYS_MPTPR_2BK_8K MPTPR_PTP_DIV8          /* setting for 2 banks  */
444 #define CONFIG_SYS_MPTPR_1BK_8K MPTPR_PTP_DIV16         /* setting for 1 bank   */
445
446 /*
447  * MAMR settings for SDRAM
448  */
449
450 /* 8 column SDRAM */
451 #define CONFIG_SYS_MAMR_8COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
452                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
453                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
454 /* 9 column SDRAM */
455 #define CONFIG_SYS_MAMR_9COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
456                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
457                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
458
459 /* pass open firmware flat tree */
460 #define CONFIG_OF_LIBFDT        1
461 #define CONFIG_OF_BOARD_SETUP   1
462 #define CONFIG_HWCONFIG         1
463
464 #endif  /* __CONFIG_H */