sunxi: Add support for using MII phy-s with the GMAC nic
[oweals/u-boot.git] / include / configs / PMC405DE.h
1 /*
2  * (C) Copyright 2009
3  * Matthias Fuchs, esd gmbh germany, matthias.fuchs@esd.eu
4  *
5  * SPDX-License-Identifier:     GPL-2.0+
6  */
7
8 #ifndef __CONFIG_H
9 #define __CONFIG_H
10
11 #define CONFIG_405EP            1       /* This is a PPC405 CPU         */
12 #define CONFIG_PMC405DE         1       /* ...on a PMC405DE board       */
13
14 #define CONFIG_SYS_TEXT_BASE    0xFFFC0000
15
16 #define CONFIG_BOARD_EARLY_INIT_F 1     /* call board_early_init_f()    */
17 #define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
18 #define CONFIG_BOARD_TYPES      1       /* support board types          */
19
20 #define CONFIG_SYS_CLK_FREQ     33330000 /* external frequency to pll   */
21
22 #define CONFIG_BAUDRATE         115200
23 #define CONFIG_BOOTDELAY        3       /* autoboot after 3 seconds     */
24
25 #undef  CONFIG_BOOTARGS
26 #undef  CONFIG_BOOTCOMMAND
27
28 #define CONFIG_PREBOOT                  /* enable preboot variable      */
29
30 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change*/
31
32 #define CONFIG_HAS_ETH1
33
34 #define CONFIG_PPC4xx_EMAC
35 #define CONFIG_MII              1       /* MII PHY management           */
36 #define CONFIG_PHY_ADDR         1       /* PHY address                  */
37 #define CONFIG_PHY1_ADDR        2       /* 2nd PHY address              */
38
39 #define CONFIG_SYS_RX_ETH_BUFFER        16 /* use 16 rx buffer on 405 emac */
40
41 /*
42  * BOOTP options
43  */
44 #define CONFIG_BOOTP_SUBNETMASK
45 #define CONFIG_BOOTP_GATEWAY
46 #define CONFIG_BOOTP_HOSTNAME
47 #define CONFIG_BOOTP_BOOTPATH
48 #define CONFIG_BOOTP_DNS
49 #define CONFIG_BOOTP_DNS2
50 #define CONFIG_BOOTP_SEND_HOSTNAME
51
52 /*
53  * Command line configuration.
54  */
55 #include <config_cmd_default.h>
56
57 #define CONFIG_CMD_BSP
58 #define CONFIG_CMD_CHIP_CONFIG
59 #define CONFIG_CMD_DATE
60 #define CONFIG_CMD_DHCP
61 #define CONFIG_CMD_EEPROM
62 #define CONFIG_CMD_ELF
63 #define CONFIG_CMD_I2C
64 #define CONFIG_CMD_IRQ
65 #define CONFIG_CMD_MII
66 #define CONFIG_CMD_NFS
67 #define CONFIG_CMD_PCI
68 #define CONFIG_CMD_PING
69
70 #define CONFIG_OF_LIBFDT
71 #define CONFIG_OF_BOARD_SETUP
72
73 #undef  CONFIG_WATCHDOG                 /* watchdog disabled */
74 #define CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0 */
75 #define CONFIG_PRAM             0
76
77 /*
78  * Miscellaneous configurable options
79  */
80 #define CONFIG_SYS_LONGHELP
81
82 #define CONFIG_SYS_CBSIZE       256     /* Console I/O Buffer Size */
83 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE + sizeof(CONFIG_SYS_PROMPT) + 16)
84 #define CONFIG_SYS_MAXARGS      16              /* max number of command args */
85 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE /* Boot Args Buffer Size */
86
87 #define CONFIG_SYS_DEVICE_NULLDEV       1       /* include nulldev device */
88 #define CONFIG_SYS_CONSOLE_INFO_QUIET   1       /* don't print console info */
89
90 #define CONFIG_SYS_MEMTEST_START        0x0100000 /* memtest works on */
91 #define CONFIG_SYS_MEMTEST_END          0x3000000 /* 1 ... 48 MB in DRAM */
92
93 #define CONFIG_CONS_INDEX       2       /* Use UART1                    */
94 #define CONFIG_SYS_NS16550
95 #define CONFIG_SYS_NS16550_SERIAL
96 #define CONFIG_SYS_NS16550_REG_SIZE     1
97 #define CONFIG_SYS_NS16550_CLK          get_serial_clock()
98
99 #undef  CONFIG_SYS_EXT_SERIAL_CLOCK
100 #define CONFIG_SYS_BASE_BAUD            691200
101
102 #define CONFIG_SYS_LOAD_ADDR    0x100000        /* default load address */
103 #define CONFIG_SYS_EXTBDINFO    1       /* To use extended board_into (bd_t) */
104
105 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
106 #define CONFIG_LOOPW            1       /* enable loopw command         */
107 #define CONFIG_MX_CYCLIC        1       /* enable mdc/mwc commands      */
108 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
109 #define CONFIG_VERSION_VARIABLE 1       /* include version env variable */
110
111 #define CONFIG_AUTOBOOT_KEYED   1
112 #define CONFIG_AUTOBOOT_PROMPT  \
113         "Press SPACE to abort autoboot in %d seconds\n", bootdelay
114 #undef CONFIG_AUTOBOOT_DELAY_STR
115 #define CONFIG_AUTOBOOT_STOP_STR " "
116
117 /*
118  * PCI stuff
119  */
120 #define PCI_HOST_ADAPTER        0       /* configure as pci adapter     */
121 #define PCI_HOST_FORCE          1       /* configure as pci host        */
122 #define PCI_HOST_AUTO           2       /* detected via arbiter enable  */
123
124 #define CONFIG_PCI              /* include pci support                  */
125 #define CONFIG_PCI_INDIRECT_BRIDGE      /* indirect PCI bridge support */
126 #define CONFIG_PCI_HOST PCI_HOST_AUTO  /* select pci host function      */
127 #define CONFIG_PCI_PNP          /* do (not) pci plug-and-play           */
128
129 #define CONFIG_PCI_SCAN_SHOW    /* show pci devices on startup          */
130
131 /*
132  * PCI identification
133  */
134 #define CONFIG_SYS_PCI_SUBSYS_VENDORID          PCI_VENDOR_ID_ESDGMBH
135 #define CONFIG_SYS_PCI_SUBSYS_ID_NONMONARCH 0x040e /* Dev ID: Non-Monarch */
136 #define CONFIG_SYS_PCI_SUBSYS_ID_MONARCH 0x040f /* Dev ID: Monarch */
137 #define CONFIG_SYS_PCI_CLASSCODE_NONMONARCH     PCI_CLASS_PROCESSOR_POWERPC
138 #define CONFIG_SYS_PCI_CLASSCODE_MONARCH        PCI_CLASS_BRIDGE_HOST
139
140 #define CONFIG_SYS_PCI_CLASSCODE CONFIG_SYS_PCI_CLASSCODE_MONARCH
141 #define CONFIG_SYS_PCI_SUBSYS_DEVICEID CONFIG_SYS_PCI_SUBSYS_ID_MONARCH
142
143 #define CONFIG_SYS_PCI_PTM1LA  0x00000000      /* point to sdram */
144 #define CONFIG_SYS_PCI_PTM1MS  0xfc000001      /* 64MB, enable=1 */
145 #define CONFIG_SYS_PCI_PTM1PCI 0x00000000      /* Host: use this pci address */
146 #define CONFIG_SYS_PCI_PTM2LA  0xef000000      /* point to CPLD, GPIO */
147 #define CONFIG_SYS_PCI_PTM2MS  0xff000001      /* 16MB, enable=1 */
148 #define CONFIG_SYS_PCI_PTM2PCI 0x04000000      /* Host: use this pci address */
149
150 #define CONFIG_PCI_4xx_PTM_OVERWRITE    1 /* overwrite PTMx settings by env */
151
152 /*
153  * For booting Linux, the board info and command line data
154  * have to be in the first 8 MB of memory, since this is
155  * the maximum mapped by the Linux kernel during initialization.
156  */
157 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)
158 /*
159  * FLASH organization
160  */
161 #define CONFIG_SYS_FLASH_CFI            1       /* CFI compatible */
162 #define CONFIG_FLASH_CFI_DRIVER         1       /* Use common CFI driver */
163
164 #define CONFIG_SYS_FLASH_BANKS_LIST     { CONFIG_SYS_FLASH_BASE }
165
166 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max. no. memory banks */
167 #define CONFIG_SYS_MAX_FLASH_SECT       512     /* max sectors per chip */
168
169 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* erase timeout (in ms) */
170 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* write timeout (in ms) */
171
172 #define CONFIG_SYS_FLASH_USE_BUFFER_WRITE 1     /* buffered writes (faster) */
173 #define CONFIG_SYS_FLASH_PROTECTION     1       /* hardware flash protection */
174
175 #define CONFIG_SYS_FLASH_EMPTY_INFO     1 /* 'E' for empty sector (flinfo) */
176 #define CONFIG_SYS_FLASH_QUIET_TEST     1 /* don't warn upon unknown flash */
177
178
179 /*
180  * Start addresses for the final memory configuration
181  * (Set up by the startup code)
182  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
183  */
184 #define CONFIG_SYS_SDRAM_BASE           0x00000000
185 #define CONFIG_SYS_FLASH_BASE           0xfe000000
186 #define CONFIG_SYS_MONITOR_BASE         CONFIG_SYS_TEXT_BASE
187 #define CONFIG_SYS_MONITOR_LEN          (~(CONFIG_SYS_TEXT_BASE) + 1)
188 #define CONFIG_SYS_MALLOC_LEN           (256 * 1024)
189
190 /*
191  * Environment in EEPROM setup
192  */
193 #define CONFIG_ENV_IS_IN_EEPROM         1
194 #define CONFIG_ENV_OFFSET               0x100
195 #define CONFIG_ENV_SIZE                 0x700
196
197 /*
198  * I2C EEPROM (24W16) for environment
199  */
200 #define CONFIG_SYS_I2C
201 #define CONFIG_SYS_I2C_PPC4XX
202 #define CONFIG_SYS_I2C_PPC4XX_CH0
203 #define CONFIG_SYS_I2C_PPC4XX_SPEED_0           400000
204 #define CONFIG_SYS_I2C_PPC4XX_SLAVE_0           0x7F
205
206 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x50    /* EEPROM 24W16 */
207 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1        /* Bytes of address */
208 /* mask of address bits that overflow into the "EEPROM chip address" */
209 #define CONFIG_SYS_I2C_EEPROM_ADDR_OVERFLOW     0x07
210 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 4     /* The Catalyst CAT24WC08 has */
211                                         /* 16 byte page write mode using*/
212                                         /* last 4 bits of the address */
213 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS   10 /* and takes up to 10 msec */
214 #define CONFIG_SYS_EEPROM_WREN          1
215
216 #define CONFIG_4xx_CONFIG_I2C_EEPROM_ADDR       0x50
217 #define CONFIG_4xx_CONFIG_I2C_EEPROM_OFFSET     0x40
218 #define CONFIG_4xx_CONFIG_BLOCKSIZE             0x20
219
220 /*
221  * RTC
222  */
223 #define CONFIG_RTC_RX8025
224
225 /*
226  * External Bus Controller (EBC) Setup
227  * (max. 55MHZ EBC clock)
228  */
229 /* Memory Bank 0 (NOR flash) BAS=0xFE0,BS=32MB,BU=R/W,BW=16bit */
230 #define CONFIG_SYS_EBC_PB0AP            0x03017200
231 #define CONFIG_SYS_EBC_PB0CR            (CONFIG_SYS_FLASH_BASE | 0xba000)
232
233 /* Memory Bank 1 (CPLD) BAS=0xEF0,BS=16MB,BU=R/W,BW=16bit */
234 #define CONFIG_SYS_CPLD_BASE            0xef000000
235 #define CONFIG_SYS_EBC_PB1AP            0x00800000
236 #define CONFIG_SYS_EBC_PB1CR            (CONFIG_SYS_CPLD_BASE | 0x18000)
237
238 /*
239  * Definitions for initial stack pointer and data area (in data cache)
240  */
241 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
242 #define CONFIG_SYS_TEMP_STACK_OCM         1
243
244 /* On Chip Memory location */
245 #define CONFIG_SYS_OCM_DATA_ADDR        0xF8000000
246 #define CONFIG_SYS_OCM_DATA_SIZE        0x1000
247 /* inside SDRAM */
248 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_OCM_DATA_ADDR
249 /* End of used area in RAM */
250 #define CONFIG_SYS_INIT_RAM_SIZE                CONFIG_SYS_OCM_DATA_SIZE
251
252 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - \
253                                          GENERATED_GBL_DATA_SIZE)
254 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
255
256 /*
257  * GPIO Configuration
258  */
259 #define CONFIG_SYS_4xx_GPIO_TABLE {                  /* GPIO    Alt1       */ \
260 {                                                                             \
261 /* GPIO Core 0 */                                                             \
262 { GPIO_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO0   PerBLast   */ \
263 { GPIO_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO1   TS1E       */ \
264 { GPIO_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO2   TS2E       */ \
265 { GPIO_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO3   TS1O       */ \
266 { GPIO_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO4   TS2O       */ \
267 { GPIO_BASE, GPIO_OUT, GPIO_SEL,  GPIO_OUT_1 },      /* GPIO5   TS3        */ \
268 { GPIO_BASE, GPIO_OUT, GPIO_SEL,  GPIO_OUT_1 },      /* GPIO6   TS4        */ \
269 { GPIO_BASE, GPIO_OUT, GPIO_SEL,  GPIO_OUT_1 },      /* GPIO7   TS5        */ \
270 { GPIO_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO8   TS6        */ \
271 { GPIO_BASE, GPIO_OUT, GPIO_SEL,  GPIO_OUT_1 },      /* GPIO9   TrcClk     */ \
272 { GPIO_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO10  PerCS1     */ \
273 { GPIO_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO11  PerCS2     */ \
274 { GPIO_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO12  PerCS3     */ \
275 { GPIO_BASE, GPIO_IN,  GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO13  PerCS4     */ \
276 { GPIO_BASE, GPIO_OUT, GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO14  PerAddr03  */ \
277 { GPIO_BASE, GPIO_OUT, GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO15  PerAddr04  */ \
278 { GPIO_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO16  PerAddr05  */ \
279 { GPIO_BASE, GPIO_IN,  GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO17  IRQ0       */ \
280 { GPIO_BASE, GPIO_IN,  GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO18  IRQ1       */ \
281 { GPIO_BASE, GPIO_IN,  GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO19  IRQ2       */ \
282 { GPIO_BASE, GPIO_IN,  GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO20  IRQ3       */ \
283 { GPIO_BASE, GPIO_IN,  GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO21  IRQ4       */ \
284 { GPIO_BASE, GPIO_IN,  GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO22  IRQ5       */ \
285 { GPIO_BASE, GPIO_IN,  GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO23  IRQ6       */ \
286 { GPIO_BASE, GPIO_IN,  GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO24  UART0_DCD  */ \
287 { GPIO_BASE, GPIO_OUT, GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO25  UART0_DSR  */ \
288 { GPIO_BASE, GPIO_OUT, GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO26  UART0_RI   */ \
289 { GPIO_BASE, GPIO_OUT, GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO27  UART0_DTR  */ \
290 { GPIO_BASE, GPIO_IN,  GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO28  UART1_Rx   */ \
291 { GPIO_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_NO_CHG }, /* GPIO29  UART1_Tx   */ \
292 { GPIO_BASE, GPIO_OUT, GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO30  RejectPkt0 */ \
293 { GPIO_BASE, GPIO_OUT, GPIO_SEL,  GPIO_OUT_NO_CHG }, /* GPIO31  RejectPkt1 */ \
294 }                                                                             \
295 }
296
297 #define CONFIG_SYS_GPIO_HWREV_MASK      (0xf0000000 >> 1)       /* GPIO1..4 */
298 #define CONFIG_SYS_GPIO_HWREV_SHIFT     27
299 #define CONFIG_SYS_GPIO_LEDRUN_N        (0x80000000 >> 5)       /* GPIO5 */
300 #define CONFIG_SYS_GPIO_LEDA_N          (0x80000000 >> 6)       /* GPIO6 */
301 #define CONFIG_SYS_GPIO_LEDB_N          (0x80000000 >> 7)       /* GPIO7 */
302 #define CONFIG_SYS_GPIO_SELFRST_N       (0x80000000 >> 8)       /* GPIO8 */
303 #define CONFIG_SYS_GPIO_EEPROM_WP       (0x80000000 >> 9)       /* GPIO9 */
304 #define CONFIG_SYS_GPIO_MONARCH_N       (0x80000000 >> 11)      /* GPIO11 */
305 #define CONFIG_SYS_GPIO_EREADY          (0x80000000 >> 12)      /* GPIO12 */
306 #define CONFIG_SYS_GPIO_M66EN           (0x80000000 >> 13)      /* GPIO13 */
307
308 /*
309  * Default speed selection (cpu_plb_opb_ebc) in mhz.
310  * This value will be set if iic boot eprom is disabled.
311  */
312 #undef CONFIG_SYS_FCPU333MHZ
313 #define CONFIG_SYS_FCPU266MHZ
314 #undef CONFIG_SYS_FCPU133MHZ
315
316 #if defined(CONFIG_SYS_FCPU333MHZ)
317 /*
318  * CPU: 333MHz
319  * PLB/SDRAM/MAL: 111MHz
320  * OPB: 55MHz
321  * EBC: 55MHz
322  * PCI: 55MHz (111MHz on M66EN=1)
323  */
324 #define PLLMR0_DEFAULT (PLL_CPUDIV_1 | PLL_PLBDIV_3 |           \
325                         PLL_OPBDIV_2 | PLL_EXTBUSDIV_2 |        \
326                         PLL_MALDIV_1 | PLL_PCIDIV_2)
327 #define PLLMR1_DEFAULT (PLL_FBKDIV_10  |                        \
328                         PLL_FWDDIVA_3 | PLL_FWDDIVB_3 |         \
329                         PLL_TUNE_15_M_40 | PLL_TUNE_VCO_HI)
330 #endif
331
332 #if defined(CONFIG_SYS_FCPU266MHZ)
333 /*
334  * CPU: 266MHz
335  * PLB/SDRAM/MAL: 133MHz
336  * OPB: 66MHz
337  * EBC: 44MHz
338  * PCI: 44MHz (66MHz on M66EN=1)
339  */
340 #define PLLMR0_DEFAULT (PLL_CPUDIV_1 | PLL_PLBDIV_2 |           \
341                         PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |        \
342                         PLL_MALDIV_1 | PLL_PCIDIV_3)
343 #define PLLMR1_DEFAULT (PLL_FBKDIV_8  |  \
344                         PLL_FWDDIVA_3 | PLL_FWDDIVB_3 |         \
345                         PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
346 #endif
347
348 #if defined(CONFIG_SYS_FCPU133MHZ)
349 /*
350  * CPU: 133MHz
351  * PLB/SDRAM/MAL: 133MHz
352  * OPB: 66MHz
353  * EBC: 44MHz
354  * PCI: 44MHz (66MHz on M66EN=1)
355  */
356 #define PLLMR0_DEFAULT (PLL_CPUDIV_1 | PLL_PLBDIV_1 |           \
357                         PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |        \
358                         PLL_MALDIV_1 | PLL_PCIDIV_3)
359 #define PLLMR1_DEFAULT (PLL_FBKDIV_4  |  \
360                         PLL_FWDDIVA_6 | PLL_FWDDIVB_6 |         \
361                         PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
362 #endif
363
364 #endif /* __CONFIG_H */