ARMV7: AM3517/05: Add support for CraneBoard.
[oweals/u-boot.git] / include / configs / PM828.h
1 /*
2  * (C) Copyright 2001-2005
3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
4  *
5  * See file CREDITS for list of people who contributed to this
6  * project.
7  *
8  * This program is free software; you can redistribute it and/or
9  * modify it under the terms of the GNU General Public License as
10  * published by the Free Software Foundation; either version 2 of
11  * the License, or (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
21  * MA 02111-1307 USA
22  */
23
24 /*
25  * board/config.h - configuration options, board specific
26  */
27
28 #ifndef __CONFIG_H
29 #define __CONFIG_H
30
31 #undef CONFIG_SYS_RAMBOOT
32
33 /*
34  * High Level Configuration Options
35  * (easy to change)
36  */
37
38 #define CONFIG_MPC8260          1       /* This is a MPC8260 CPU        */
39 #define CONFIG_PM828            1       /* ...on a PM828 module */
40 #define CONFIG_CPM2             1       /* Has a CPM2 */
41
42 #ifndef CONFIG_SYS_TEXT_BASE
43 #define CONFIG_SYS_TEXT_BASE    0x40000000      /* Standard: boot 64-bit flash */
44 #endif
45
46 #undef CONFIG_DB_CR826_J30x_ON          /* J30x jumpers on D.B. carrier */
47
48 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
49
50 #define CONFIG_PREBOOT  "echo;echo Type \\\"run flash_nfs\\\" to mount root filesystem over NFS;echo"
51
52 #undef  CONFIG_BOOTARGS
53 #define CONFIG_BOOTCOMMAND                                                      \
54         "bootp;"                                                                \
55         "setenv bootargs root=/dev/nfs rw nfsroot=${serverip}:${rootpath} "     \
56         "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off;"    \
57         "bootm"
58
59 /* enable I2C and select the hardware/software driver */
60 #undef  CONFIG_HARD_I2C
61 #define CONFIG_SOFT_I2C         1       /* I2C bit-banged               */
62 # define CONFIG_SYS_I2C_SPEED           50000
63 # define CONFIG_SYS_I2C_SLAVE           0xFE
64 /*
65  * Software (bit-bang) I2C driver configuration
66  */
67 #define I2C_PORT        3               /* Port A=0, B=1, C=2, D=3 */
68 #define I2C_ACTIVE      (iop->pdir |=  0x00010000)
69 #define I2C_TRISTATE    (iop->pdir &= ~0x00010000)
70 #define I2C_READ        ((iop->pdat & 0x00010000) != 0)
71 #define I2C_SDA(bit)    if(bit) iop->pdat |=  0x00010000; \
72                         else    iop->pdat &= ~0x00010000
73 #define I2C_SCL(bit)    if(bit) iop->pdat |=  0x00020000; \
74                         else    iop->pdat &= ~0x00020000
75 #define I2C_DELAY       udelay(5)       /* 1/4 I2C clock duration */
76
77
78 #define CONFIG_RTC_PCF8563
79 #define CONFIG_SYS_I2C_RTC_ADDR 0x51
80
81 /*
82  * select serial console configuration
83  *
84  * if either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
85  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
86  * for SCC).
87  *
88  * if CONFIG_CONS_NONE is defined, then the serial console routines must
89  * defined elsewhere (for example, on the cogent platform, there are serial
90  * ports on the motherboard which are used for the serial console - see
91  * cogent/cma101/serial.[ch]).
92  */
93 #define CONFIG_CONS_ON_SMC              /* define if console on SMC */
94 #undef  CONFIG_CONS_ON_SCC              /* define if console on SCC */
95 #undef  CONFIG_CONS_NONE                /* define if console on something else*/
96 #define CONFIG_CONS_INDEX       2       /* which serial channel for console */
97
98 /*
99  * select ethernet configuration
100  *
101  * if CONFIG_ETHER_ON_SCC is selected, then
102  *   - CONFIG_ETHER_INDEX must be set to the channel number (1-4)
103  *   - CONFIG_NET_MULTI must not be defined
104  *
105  * if CONFIG_ETHER_ON_FCC is selected, then
106  *   - one or more CONFIG_ETHER_ON_FCCx (x=1,2,3) must also be selected
107  *   - CONFIG_NET_MULTI must be defined
108  *
109  * if CONFIG_ETHER_NONE is defined, then either the ethernet routines must be
110  * defined elsewhere (as for the console), or CONFIG_CMD_NET must be unset.
111  */
112 #define CONFIG_NET_MULTI
113 #undef  CONFIG_ETHER_NONE               /* define if ether on something else */
114
115 #undef  CONFIG_ETHER_ON_SCC             /* define if ether on SCC       */
116 #define CONFIG_ETHER_INDEX    1         /* which SCC channel for ethernet */
117
118 #define CONFIG_ETHER_ON_FCC             /* define if ether on FCC       */
119 /*
120  * - Rx-CLK is CLK11
121  * - Tx-CLK is CLK10
122  */
123 #define CONFIG_ETHER_ON_FCC1
124 # define CONFIG_SYS_CMXFCR_MASK1        (CMXFCR_FC1|CMXFCR_RF1CS_MSK|CMXFCR_TF1CS_MSK)
125 #ifndef CONFIG_DB_CR826_J30x_ON
126 # define CONFIG_SYS_CMXFCR_VALUE1       (CMXFCR_RF1CS_CLK11|CMXFCR_TF1CS_CLK10)
127 #else
128 # define CONFIG_SYS_CMXFCR_VALUE1       (CMXFCR_RF1CS_CLK11|CMXFCR_TF1CS_CLK12)
129 #endif
130 /*
131  * - Rx-CLK is CLK15
132  * - Tx-CLK is CLK14
133  */
134 #define CONFIG_ETHER_ON_FCC2
135 # define CONFIG_SYS_CMXFCR_MASK2        (CMXFCR_FC2|CMXFCR_RF2CS_MSK|CMXFCR_TF2CS_MSK)
136 # define CONFIG_SYS_CMXFCR_VALUE2       (CMXFCR_RF2CS_CLK13|CMXFCR_TF2CS_CLK14)
137 /*
138  * - RAM for BD/Buffers is on the 60x Bus (see 28-13)
139  * - Enable Full Duplex in FSMR
140  */
141 # define CONFIG_SYS_CPMFCR_RAMTYPE      0
142 # define CONFIG_SYS_FCC_PSMR            (FCC_PSMR_FDE|FCC_PSMR_LPB)
143
144 /* system clock rate (CLKIN) - equal to the 60x and local bus speed */
145 #define CONFIG_8260_CLKIN       100000000       /* in Hz */
146
147 #if defined(CONFIG_CONS_NONE) || defined(CONFIG_CONS_USE_EXTC)
148 #define CONFIG_BAUDRATE         230400
149 #else
150 #define CONFIG_BAUDRATE         9600
151 #endif
152
153 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
154 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE            /* don't allow baudrate change  */
155
156 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
157
158 /*
159  * BOOTP options
160  */
161 #define CONFIG_BOOTP_SUBNETMASK
162 #define CONFIG_BOOTP_GATEWAY
163 #define CONFIG_BOOTP_HOSTNAME
164 #define CONFIG_BOOTP_BOOTPATH
165 #define CONFIG_BOOTP_BOOTFILESIZE
166
167
168 /*
169  * Command line configuration.
170  */
171 #include <config_cmd_default.h>
172
173 #define CONFIG_CMD_BEDBUG
174 #define CONFIG_CMD_DATE
175 #define CONFIG_CMD_DHCP
176 #define CONFIG_CMD_EEPROM
177 #define CONFIG_CMD_I2C
178 #define CONFIG_CMD_NFS
179 #define CONFIG_CMD_SNTP
180
181 #ifdef CONFIG_PCI
182 #define CONFIG_CMD_PCI
183 #endif
184
185 /*
186  * Miscellaneous configurable options
187  */
188 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
189 #define CONFIG_SYS_PROMPT       "=> "           /* Monitor Command Prompt       */
190 #if defined(CONFIG_CMD_KGDB)
191 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
192 #else
193 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
194 #endif
195 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
196 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
197 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
198
199 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
200 #define CONFIG_SYS_MEMTEST_END 0x0C00000        /* 4 ... 12 MB in DRAM  */
201
202 #define CONFIG_SYS_LOAD_ADDR    0x100000        /* default load address */
203
204 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1 ms ticks */
205
206 #define CONFIG_SYS_BAUDRATE_TABLE       { 9600, 19200, 38400, 57600, 115200 }
207
208 #define CONFIG_SYS_RESET_ADDRESS 0xFDFFFFFC     /* "bad" address                */
209
210 /*
211  * For booting Linux, the board info and command line data
212  * have to be in the first 8 MB of memory, since this is
213  * the maximum mapped by the Linux kernel during initialization.
214  */
215 #define CONFIG_SYS_BOOTMAPSZ         (8 << 20)       /* Initial Memory map for Linux */
216
217 /*-----------------------------------------------------------------------
218  * Flash and Boot ROM mapping
219  */
220
221 #define CONFIG_SYS_BOOTROM_BASE 0xFF800000
222 #define CONFIG_SYS_BOOTROM_SIZE 0x00080000
223 #define CONFIG_SYS_FLASH0_BASE          0x40000000
224 #define CONFIG_SYS_FLASH0_SIZE          0x02000000
225 #define CONFIG_SYS_DOC_BASE             0xFF800000
226 #define CONFIG_SYS_DOC_SIZE             0x00100000
227
228
229 /* Flash bank size (for preliminary settings)
230  */
231 #define CONFIG_SYS_FLASH_SIZE CONFIG_SYS_FLASH0_SIZE
232
233 /*-----------------------------------------------------------------------
234  * FLASH organization
235  */
236 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max num of memory banks      */
237 #define CONFIG_SYS_MAX_FLASH_SECT       135     /* max num of sects on one chip */
238
239 #define CONFIG_SYS_FLASH_ERASE_TOUT     240000  /* Flash Erase Timeout (in ms)  */
240 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (in ms)  */
241
242 #if 0
243 /* Start port with environment in flash; switch to EEPROM later */
244 #define CONFIG_ENV_IS_IN_FLASH  1
245 #define CONFIG_ENV_ADDR         (CONFIG_SYS_FLASH_BASE+0x40000)
246 #define CONFIG_ENV_SIZE         0x40000
247 #define CONFIG_ENV_SECT_SIZE    0x40000
248 #else
249 /* Final version: environment in EEPROM */
250 #define CONFIG_ENV_IS_IN_EEPROM 1
251 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x58
252 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1
253 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS       4
254 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS   10      /* and takes up to 10 msec */
255 #define CONFIG_ENV_OFFSET               512
256 #define CONFIG_ENV_SIZE         (2048 - 512)
257 #endif
258
259 /*-----------------------------------------------------------------------
260  * Hard Reset Configuration Words
261  *
262  * if you change bits in the HRCW, you must also change the CONFIG_SYS_*
263  * defines for the various registers affected by the HRCW e.g. changing
264  * HRCW_DPPCxx requires you to also change CONFIG_SYS_SIUMCR.
265  */
266 #if defined(CONFIG_BOOT_ROM)
267 #define CONFIG_SYS_HRCW_MASTER          (HRCW_BPS01 | HRCW_CIP | HRCW_ISB100 | HRCW_BMS)
268 #else
269 #define CONFIG_SYS_HRCW_MASTER          (HRCW_CIP | HRCW_ISB100 | HRCW_BMS)
270 #endif
271
272 /* no slaves so just fill with zeros */
273 #define CONFIG_SYS_HRCW_SLAVE1          0
274 #define CONFIG_SYS_HRCW_SLAVE2          0
275 #define CONFIG_SYS_HRCW_SLAVE3          0
276 #define CONFIG_SYS_HRCW_SLAVE4          0
277 #define CONFIG_SYS_HRCW_SLAVE5          0
278 #define CONFIG_SYS_HRCW_SLAVE6          0
279 #define CONFIG_SYS_HRCW_SLAVE7          0
280
281 /*-----------------------------------------------------------------------
282  * Internal Memory Mapped Register
283  */
284 #define CONFIG_SYS_IMMR         0xF0000000
285
286 /*-----------------------------------------------------------------------
287  * Definitions for initial stack pointer and data area (in DPRAM)
288  */
289 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
290 #define CONFIG_SYS_INIT_RAM_SIZE        0x4000  /* Size of used area in DPRAM   */
291 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
292 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
293
294 /*-----------------------------------------------------------------------
295  * Start addresses for the final memory configuration
296  * (Set up by the startup code)
297  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
298  *
299  * 60x SDRAM is mapped at CONFIG_SYS_SDRAM_BASE, local SDRAM
300  * is mapped at SDRAM_BASE2_PRELIM.
301  */
302 #define CONFIG_SYS_SDRAM_BASE           0x00000000
303 #define CONFIG_SYS_FLASH_BASE           CONFIG_SYS_FLASH0_BASE
304 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE
305 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)     /* Reserve 256 kB for Monitor */
306 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()*/
307
308 #if (CONFIG_SYS_MONITOR_BASE < CONFIG_SYS_FLASH_BASE)
309 # define CONFIG_SYS_RAMBOOT
310 #endif
311
312 #ifdef  CONFIG_PCI
313 #define CONFIG_PCI_PNP
314 #define CONFIG_EEPRO100
315 #define CONFIG_SYS_RX_ETH_BUFFER        8               /* use 8 rx buffer on eepro100  */
316 #endif
317
318 /*-----------------------------------------------------------------------
319  * Cache Configuration
320  */
321 #define CONFIG_SYS_CACHELINE_SIZE       32      /* For MPC8260 CPU              */
322 #if defined(CONFIG_CMD_KGDB)
323 #  define CONFIG_SYS_CACHELINE_SHIFT    5       /* log base 2 of the above value */
324 #endif
325
326 /*-----------------------------------------------------------------------
327  * HIDx - Hardware Implementation-dependent Registers                    2-11
328  *-----------------------------------------------------------------------
329  * HID0 also contains cache control - initially enable both caches and
330  * invalidate contents, then the final state leaves only the instruction
331  * cache enabled. Note that Power-On and Hard reset invalidate the caches,
332  * but Soft reset does not.
333  *
334  * HID1 has only read-only information - nothing to set.
335  */
336 #define CONFIG_SYS_HID0_INIT    (HID0_ICE|HID0_DCE|HID0_ICFI|HID0_DCI|\
337                                 HID0_IFEM|HID0_ABE)
338 #define CONFIG_SYS_HID0_FINAL   (HID0_ICE|HID0_IFEM|HID0_ABE)
339 #define CONFIG_SYS_HID2 0
340
341 /*-----------------------------------------------------------------------
342  * RMR - Reset Mode Register                                     5-5
343  *-----------------------------------------------------------------------
344  * turn on Checkstop Reset Enable
345  */
346 #define CONFIG_SYS_RMR          RMR_CSRE
347
348 /*-----------------------------------------------------------------------
349  * BCR - Bus Configuration                                       4-25
350  *-----------------------------------------------------------------------
351  */
352
353 #define BCR_APD01       0x10000000
354 #define CONFIG_SYS_BCR          (BCR_APD01|BCR_ETM|BCR_LETM)    /* 8260 mode */
355
356 /*-----------------------------------------------------------------------
357  * SIUMCR - SIU Module Configuration                             4-31
358  *-----------------------------------------------------------------------
359  */
360 #if 0
361 #define CONFIG_SYS_SIUMCR       (SIUMCR_DPPC00|SIUMCR_APPC10|SIUMCR_CS10PC01)
362 #else
363 #define CONFIG_SYS_SIUMCR       (SIUMCR_DPPC10|SIUMCR_APPC10)
364 #endif
365
366
367 /*-----------------------------------------------------------------------
368  * SYPCR - System Protection Control                             4-35
369  * SYPCR can only be written once after reset!
370  *-----------------------------------------------------------------------
371  * Watchdog & Bus Monitor Timer max, 60x Bus Monitor enable
372  */
373 #if defined(CONFIG_WATCHDOG)
374 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
375                          SYPCR_SWRI|SYPCR_SWP|SYPCR_SWE)
376 #else
377 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
378                          SYPCR_SWRI|SYPCR_SWP)
379 #endif /* CONFIG_WATCHDOG */
380
381 /*-----------------------------------------------------------------------
382  * TMCNTSC - Time Counter Status and Control                     4-40
383  *-----------------------------------------------------------------------
384  * Clear once per Second and Alarm Interrupt Status, Set 32KHz timersclk,
385  * and enable Time Counter
386  */
387 #define CONFIG_SYS_TMCNTSC      (TMCNTSC_SEC|TMCNTSC_ALR|TMCNTSC_TCF|TMCNTSC_TCE)
388
389 /*-----------------------------------------------------------------------
390  * PISCR - Periodic Interrupt Status and Control                 4-42
391  *-----------------------------------------------------------------------
392  * Clear Periodic Interrupt Status, Set 32KHz timersclk, and enable
393  * Periodic timer
394  */
395 #define CONFIG_SYS_PISCR        (PISCR_PS|PISCR_PTF|PISCR_PTE)
396
397 /*-----------------------------------------------------------------------
398  * SCCR - System Clock Control                                   9-8
399  *-----------------------------------------------------------------------
400  */
401 #define CONFIG_SYS_SCCR (SCCR_DFBRG00)
402
403 /*-----------------------------------------------------------------------
404  * RCCR - RISC Controller Configuration                         13-7
405  *-----------------------------------------------------------------------
406  */
407 #define CONFIG_SYS_RCCR 0
408
409 /*
410  * Init Memory Controller:
411  *
412  * Bank Bus     Machine PortSz  Device
413  * ---- ---     ------- ------  ------
414  *  0   60x     GPCM    64 bit  FLASH
415  *  1   60x     SDRAM   64 bit  SDRAM
416  *
417  */
418
419         /* Initialize SDRAM on local bus
420          */
421 #define CONFIG_SYS_INIT_LOCAL_SDRAM
422
423
424 /* Minimum mask to separate preliminary
425  * address ranges for CS[0:2]
426  */
427 #define CONFIG_SYS_MIN_AM_MASK 0xC0000000
428
429 /*
430  * we use the same values for 32 MB and 128 MB SDRAM
431  * refresh rate = 7.68 uS (100 MHz Bus Clock)
432  */
433 #define CONFIG_SYS_MPTPR        0x2000
434 #define CONFIG_SYS_PSRT 0x16
435
436 #define CONFIG_SYS_MRS_OFFS     0x00000000
437
438
439 #if defined(CONFIG_BOOT_ROM)
440 /*
441  * Bank 0 - Boot ROM (8 bit wide)
442  */
443 #define CONFIG_SYS_BR0_PRELIM   ((CONFIG_SYS_BOOTROM_BASE & BRx_BA_MSK)|\
444                          BRx_PS_8                       |\
445                          BRx_MS_GPCM_P                  |\
446                          BRx_V)
447
448 #define CONFIG_SYS_OR0_PRELIM   (P2SZ_TO_AM(CONFIG_SYS_BOOTROM_SIZE)    |\
449                          ORxG_CSNT                      |\
450                          ORxG_ACS_DIV1                  |\
451                          ORxG_SCY_5_CLK                 |\
452                          ORxG_EHTR                      |\
453                          ORxG_TRLX)
454
455 /*
456  * Bank 1 - Flash (64 bit wide)
457  */
458 #define CONFIG_SYS_BR1_PRELIM   ((CONFIG_SYS_FLASH_BASE & BRx_BA_MSK)   |\
459                          BRx_PS_64                      |\
460                          BRx_MS_GPCM_P                  |\
461                          BRx_V)
462
463 #define CONFIG_SYS_OR1_PRELIM   (P2SZ_TO_AM(CONFIG_SYS_FLASH_SIZE)      |\
464                          ORxG_CSNT                      |\
465                          ORxG_ACS_DIV1                  |\
466                          ORxG_SCY_5_CLK                 |\
467                          ORxG_EHTR                      |\
468                          ORxG_TRLX)
469
470 #else   /* ! CONFIG_BOOT_ROM */
471
472 /*
473  * Bank 0 - Flash (64 bit wide)
474  */
475 #define CONFIG_SYS_BR0_PRELIM   ((CONFIG_SYS_FLASH_BASE & BRx_BA_MSK)   |\
476                          BRx_PS_64                      |\
477                          BRx_MS_GPCM_P                  |\
478                          BRx_V)
479
480 #define CONFIG_SYS_OR0_PRELIM   (P2SZ_TO_AM(CONFIG_SYS_FLASH_SIZE)      |\
481                          ORxG_CSNT                      |\
482                          ORxG_ACS_DIV1                  |\
483                          ORxG_SCY_5_CLK                 |\
484                          ORxG_EHTR                      |\
485                          ORxG_TRLX)
486
487 /*
488  * Bank 1 - Disk-On-Chip
489  */
490 #define CONFIG_SYS_BR1_PRELIM   ((CONFIG_SYS_DOC_BASE & BRx_BA_MSK)     |\
491                          BRx_PS_8                       |\
492                          BRx_MS_GPCM_P                  |\
493                          BRx_V)
494
495 #define CONFIG_SYS_OR1_PRELIM   (P2SZ_TO_AM(CONFIG_SYS_DOC_SIZE)        |\
496                          ORxG_CSNT                      |\
497                          ORxG_ACS_DIV1                  |\
498                          ORxG_SCY_5_CLK                 |\
499                          ORxG_EHTR                      |\
500                          ORxG_TRLX)
501
502 #endif /* CONFIG_BOOT_ROM */
503
504 /* Bank 2 - SDRAM
505  */
506
507 #ifndef CONFIG_SYS_RAMBOOT
508 #define CONFIG_SYS_BR2_PRELIM   ((CONFIG_SYS_SDRAM_BASE & BRx_BA_MSK)   |\
509                          BRx_PS_64                      |\
510                          BRx_MS_SDRAM_P                 |\
511                          BRx_V)
512
513         /* SDRAM initialization values for 8-column chips
514          */
515 #define CONFIG_SYS_OR2_8COL     (CONFIG_SYS_MIN_AM_MASK         |\
516                          ORxS_BPD_4                     |\
517                          ORxS_ROWST_PBI0_A9             |\
518                          ORxS_NUMR_12)
519
520 #define CONFIG_SYS_PSDMR_8COL   (PSDMR_SDAM_A13_IS_A5           |\
521                          PSDMR_BSMA_A14_A16             |\
522                          PSDMR_SDA10_PBI0_A10           |\
523                          PSDMR_RFRC_7_CLK               |\
524                          PSDMR_PRETOACT_2W              |\
525                          PSDMR_ACTTORW_2W               |\
526                          PSDMR_LDOTOPRE_1C              |\
527                          PSDMR_WRC_1C                   |\
528                          PSDMR_CL_2)
529
530         /* SDRAM initialization values for 9-column chips
531          */
532 #define CONFIG_SYS_OR2_9COL     (CONFIG_SYS_MIN_AM_MASK         |\
533                          ORxS_BPD_4                     |\
534                          ORxS_ROWST_PBI0_A7             |\
535                          ORxS_NUMR_13)
536
537 #define CONFIG_SYS_PSDMR_9COL   (PSDMR_SDAM_A14_IS_A5           |\
538                          PSDMR_BSMA_A13_A15             |\
539                          PSDMR_SDA10_PBI0_A9            |\
540                          PSDMR_RFRC_7_CLK               |\
541                          PSDMR_PRETOACT_2W              |\
542                          PSDMR_ACTTORW_2W               |\
543                          PSDMR_LDOTOPRE_1C              |\
544                          PSDMR_WRC_1C                   |\
545                          PSDMR_CL_2)
546
547 #define CONFIG_SYS_OR2_PRELIM    CONFIG_SYS_OR2_9COL
548 #define CONFIG_SYS_PSDMR         CONFIG_SYS_PSDMR_9COL
549
550 #endif /* CONFIG_SYS_RAMBOOT */
551
552 #endif  /* __CONFIG_H */