at91: Introduction of at91sam9g45 SOC.
[oweals/u-boot.git] / include / configs / PLU405.h
1 /*
2  * (C) Copyright 2001-2003
3  * Stefan Roese, esd gmbh germany, stefan.roese@esd-electronics.com
4  *
5  * See file CREDITS for list of people who contributed to this
6  * project.
7  *
8  * This program is free software; you can redistribute it and/or
9  * modify it under the terms of the GNU General Public License as
10  * published by the Free Software Foundation; either version 2 of
11  * the License, or (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
21  * MA 02111-1307 USA
22  */
23
24 /*
25  * board/config.h - configuration options, board specific
26  */
27
28 #ifndef __CONFIG_H
29 #define __CONFIG_H
30
31 /*
32  * High Level Configuration Options
33  * (easy to change)
34  */
35
36 #define CONFIG_405EP            1       /* This is a PPC405 CPU         */
37 #define CONFIG_4xx              1       /* ...member of PPC4xx family   */
38 #define CONFIG_PLU405           1       /* ...on a PLU405 board         */
39
40 #define CONFIG_BOARD_EARLY_INIT_F 1     /* call board_early_init_f()    */
41 #define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
42
43 #define CONFIG_SYS_CLK_FREQ     33333400 /* external frequency to pll   */
44
45 #define CONFIG_BAUDRATE         9600
46
47 #undef  CONFIG_BOOTARGS
48 #undef  CONFIG_BOOTCOMMAND
49
50 #define CONFIG_PREBOOT                  /* enable preboot variable      */
51
52 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change        */
53
54 #define CONFIG_NET_MULTI        1
55 #undef  CONFIG_HAS_ETH1
56
57 #define CONFIG_PPC4xx_EMAC
58 #define CONFIG_MII              1       /* MII PHY management           */
59 #define CONFIG_PHY_ADDR         0       /* PHY address                  */
60 #define CONFIG_LXT971_NO_SLEEP  1       /* disable sleep mode in LXT971 */
61 #define CONFIG_RESET_PHY_R      1       /* use reset_phy()              */
62
63 #define CONFIG_PHY_CLK_FREQ     EMAC_STACR_CLK_66MHZ /* 66 MHz OPB clock*/
64
65
66 /*
67  * BOOTP options
68  */
69 #define CONFIG_BOOTP_BOOTFILESIZE
70 #define CONFIG_BOOTP_BOOTPATH
71 #define CONFIG_BOOTP_GATEWAY
72 #define CONFIG_BOOTP_HOSTNAME
73
74
75 /*
76  * Command line configuration.
77  */
78 #include <config_cmd_default.h>
79
80 #define CONFIG_CMD_DHCP
81 #define CONFIG_CMD_PCI
82 #define CONFIG_CMD_IRQ
83 #define CONFIG_CMD_IDE
84 #define CONFIG_CMD_FAT
85 #define CONFIG_CMD_ELF
86 #define CONFIG_CMD_NAND
87 #define CONFIG_CMD_DATE
88 #define CONFIG_CMD_I2C
89 #define CONFIG_CMD_MII
90 #define CONFIG_CMD_PING
91 #define CONFIG_CMD_EEPROM
92 #define CONFIG_CMD_USB
93
94 #define CONFIG_OF_LIBFDT
95 #define CONFIG_OF_BOARD_SETUP
96
97 #define CONFIG_MAC_PARTITION
98 #define CONFIG_DOS_PARTITION
99
100 #define CONFIG_SUPPORT_VFAT
101
102 #define CONFIG_AUTO_UPDATE      1       /* autoupdate via compactflash  */
103
104 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
105
106 #define CONFIG_RTC_MC146818             /* DS1685 is MC146818 compatible*/
107 #define CONFIG_SYS_RTC_REG_BASE_ADDR     0xF0000500 /* RTC Base Address         */
108
109 #define CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
110
111 /*
112  * Miscellaneous configurable options
113  */
114 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
115 #define CONFIG_SYS_PROMPT       "=> "           /* Monitor Command Prompt       */
116
117 #undef  CONFIG_SYS_HUSH_PARSER                  /* use "hush" command parser    */
118 #ifdef  CONFIG_SYS_HUSH_PARSER
119 #define CONFIG_SYS_PROMPT_HUSH_PS2      "> "
120 #endif
121
122 #if defined(CONFIG_CMD_KGDB)
123 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
124 #else
125 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
126 #endif
127 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
128 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
129 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
130
131 #define CONFIG_SYS_DEVICE_NULLDEV       1       /* include nulldev device       */
132
133 #define CONFIG_SYS_CONSOLE_INFO_QUIET   1       /* don't print console @ startup*/
134
135 #define CONFIG_AUTO_COMPLETE    1       /* add autocompletion support   */
136
137 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
138 #define CONFIG_SYS_MEMTEST_END          0x0C00000       /* 4 ... 12 MB in DRAM  */
139
140 #undef  CONFIG_SYS_EXT_SERIAL_CLOCK            /* no external serial clock used */
141 #define CONFIG_SYS_BASE_BAUD        691200
142 #undef  CONFIG_UART1_CONSOLE            /* define for uart1 as console  */
143
144 /* The following table includes the supported baudrates */
145 #define CONFIG_SYS_BAUDRATE_TABLE       \
146         { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
147          57600, 115200, 230400, 460800, 921600 }
148
149 #define CONFIG_SYS_LOAD_ADDR    0x100000        /* default load address */
150 #define CONFIG_SYS_EXTBDINFO    1               /* To use extended board_into (bd_t) */
151
152 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1 ms ticks */
153
154 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
155 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
156 #define CONFIG_BOOTDELAY        3       /* autoboot after 3 seconds     */
157
158 /* Only interrupt boot if space is pressed */
159 /* If a long serial cable is connected but */
160 /* other end is dead, garbage will be read */
161 #define CONFIG_AUTOBOOT_KEYED   1
162 #define CONFIG_AUTOBOOT_PROMPT  \
163         "Press SPACE to abort autoboot in %d seconds\n", bootdelay
164 #undef CONFIG_AUTOBOOT_DELAY_STR
165 #define CONFIG_AUTOBOOT_STOP_STR " "
166
167 #define CONFIG_VERSION_VARIABLE 1       /* include version env variable */
168
169 #define CONFIG_SYS_RX_ETH_BUFFER        16      /* use 16 rx buffer on 405 emac */
170
171 /*
172  * NAND-FLASH stuff
173  */
174 #define CONFIG_SYS_NAND_BASE_LIST       {CONFIG_SYS_NAND_BASE}
175 #define CONFIG_SYS_MAX_NAND_DEVICE      1         /* Max number of NAND devices */
176 #define NAND_BIG_DELAY_US       25
177
178 #define CONFIG_SYS_NAND_CE             (0x80000000 >> 1)   /* our CE is GPIO1  */
179 #define CONFIG_SYS_NAND_RDY            (0x80000000 >> 4)   /* our RDY is GPIO4 */
180 #define CONFIG_SYS_NAND_CLE            (0x80000000 >> 2)   /* our CLE is GPIO2 */
181 #define CONFIG_SYS_NAND_ALE            (0x80000000 >> 3)   /* our ALE is GPIO3 */
182
183 #define CONFIG_SYS_NAND_SKIP_BAD_DOT_I 1       /* ".i" read skips bad blocks   */
184 #define CONFIG_SYS_NAND_QUIET          1
185
186 /*
187  * PCI stuff
188  */
189 #define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
190 #define PCI_HOST_FORCE  1               /* configure as pci host        */
191 #define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
192
193 #define CONFIG_PCI                      /* include pci support          */
194 #define CONFIG_PCI_HOST PCI_HOST_FORCE  /* select pci host function     */
195 #define CONFIG_PCI_PNP                  /* do pci plug-and-play         */
196                                         /* resource configuration       */
197
198 #define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
199
200 #define CONFIG_PCI_CONFIG_HOST_BRIDGE 1 /* don't skip host bridge config*/
201
202 #define CONFIG_SYS_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
203 #define CONFIG_SYS_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
204 #define CONFIG_SYS_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
205 #define CONFIG_SYS_PCI_PTM1LA  0x00000000      /* point to sdram               */
206 #define CONFIG_SYS_PCI_PTM1MS  0xf8000001      /* 128MB, enable hard-wired to 1 */
207 #define CONFIG_SYS_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
208 #define CONFIG_SYS_PCI_PTM2LA  0xffc00000      /* point to flash               */
209 #define CONFIG_SYS_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
210 #define CONFIG_SYS_PCI_PTM2PCI 0x08000000      /* Host: use this pci address   */
211
212 /*
213  * IDE/ATA stuff
214  */
215 #undef  CONFIG_IDE_8xx_DIRECT               /* no pcmcia interface required */
216 #undef  CONFIG_IDE_LED                  /* no led for ide supported     */
217 #define CONFIG_IDE_RESET        1       /* reset for ide supported      */
218
219 #define CONFIG_SYS_IDE_MAXBUS           1               /* max. 1 IDE busses    */
220 /* max. 1 drives per IDE bus */
221 #define CONFIG_SYS_IDE_MAXDEVICE        (CONFIG_SYS_IDE_MAXBUS*1)
222
223 #define CONFIG_SYS_ATA_BASE_ADDR        0xF0100000
224 #define CONFIG_SYS_ATA_IDE0_OFFSET      0x0000
225
226 #define CONFIG_SYS_ATA_DATA_OFFSET      0x0000  /* Offset for data I/O */
227 #define CONFIG_SYS_ATA_REG_OFFSET       0x0000  /* Offset for normal register access */
228 #define CONFIG_SYS_ATA_ALT_OFFSET       0x0000  /* Offset for alternate registers */
229
230 /*
231  * For booting Linux, the board info and command line data
232  * have to be in the first 8 MB of memory, since this is
233  * the maximum mapped by the Linux kernel during initialization.
234  */
235 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20) /* Initial Memory map for Linux */
236
237 /*
238  * FLASH organization
239  */
240 #define FLASH_BASE0_PRELIM      0xFFC00000 /* FLASH bank #0 */
241
242 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks */
243 #define CONFIG_SYS_MAX_FLASH_SECT       256     /* max number of sectors on one chip */
244
245 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms) */
246 #define CONFIG_SYS_FLASH_WRITE_TOUT     1000    /* Timeout for Flash Write (in ms) */
247
248 #define CONFIG_SYS_FLASH_WORD_SIZE      unsigned short  /* flash word size (width) */
249 #define CONFIG_SYS_FLASH_ADDR0          0x5555  /* 1st addr for flash config cycles */
250 #define CONFIG_SYS_FLASH_ADDR1          0x2AAA  /* 2nd addr for flash config cycles */
251 /*
252  * The following defines are added for buggy IOP480 byte interface.
253  * All other boards should use the standard values (CPCI405 etc.)
254  */
255 #define CONFIG_SYS_FLASH_READ0          0x0000  /* 0 is standard */
256 #define CONFIG_SYS_FLASH_READ1          0x0001  /* 1 is standard */
257 #define CONFIG_SYS_FLASH_READ2          0x0002  /* 2 is standard */
258
259 #define CONFIG_SYS_FLASH_EMPTY_INFO             /* print 'E' for empty sector */
260
261 /*
262  * Start addresses for the final memory configuration
263  * (Set up by the startup code)
264  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
265  */
266 #define CONFIG_SYS_SDRAM_BASE           0x00000000
267 #define CONFIG_SYS_FLASH_BASE           0xFFFA0000
268 #define CONFIG_SYS_MONITOR_BASE TEXT_BASE
269 #define CONFIG_SYS_MONITOR_LEN          (384 * 1024)    /* Reserve 384kB for Monitor */
270 #define CONFIG_SYS_MALLOC_LEN           (384 * 1024)    /* Reserve 384kB for malloc() */
271
272 /*
273  * Environment Variable setup
274  */
275 #define CONFIG_ENV_IS_IN_EEPROM 1       /* use EEPROM for environment vars */
276 #define CONFIG_ENV_OFFSET               0x100   /* reseve 0x100 bytes for strapping */
277 #define CONFIG_ENV_SIZE         0x700
278
279 /*
280  * I2C EEPROM (24WC16) for environment
281  */
282 #define CONFIG_HARD_I2C                 /* I2c with hardware support */
283 #define CONFIG_SYS_I2C_SPEED            400000  /* I2C speed and slave address */
284 #define CONFIG_SYS_I2C_SLAVE            0x7F
285
286 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x50    /* EEPROM 24WC16 */
287 #define CONFIG_SYS_EEPROM_WREN         1
288
289 /* 24WC16 */
290 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1        /* Bytes of address             */
291 /* mask of address bits that overflow into the "EEPROM chip address"    */
292 #define CONFIG_SYS_I2C_EEPROM_ADDR_OVERFLOW     0x07
293 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 4     /* The 24WC16 has   */
294                                         /* 16 byte page write mode using */
295                                         /* last 4 bits of the address   */
296 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS   10   /* and takes up to 10 msec */
297
298 /*
299  * External Bus Controller (EBC) Setup
300  */
301 #define CAN_BA          0xF0000000          /* CAN Base Address         */
302 #define DUART0_BA       0xF0000400          /* DUART Base Address       */
303 #define DUART1_BA       0xF0000408          /* DUART Base Address       */
304 #define RTC_BA          0xF0000500          /* RTC Base Address         */
305 #define VGA_BA          0xF1000000          /* Epson VGA Base Address   */
306 #define CONFIG_SYS_NAND_BASE    0xF4000000          /* NAND FLASH Base Address  */
307
308 /* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization */
309 /* TWT=16,CSN=1,OEN=1,WBN=1,WBF=1,TH=4,SOR=1 */
310 #define CONFIG_SYS_EBC_PB0AP            0x92015480
311 /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
312 #define CONFIG_SYS_EBC_PB0CR            0xFFC5A000
313
314 /* Memory Bank 1 (Flash Bank 1, NAND-FLASH) initialization */
315 #define CONFIG_SYS_EBC_PB1AP            0x92015480
316 /* BAS=0xF40,BS=1MB,BU=R/W,BW=8bit */
317 #define CONFIG_SYS_EBC_PB1CR            0xF4018000
318
319 /* Memory Bank 2 (8 Bit Peripheral: CAN, UART, RTC) initialization */
320 /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
321 #define CONFIG_SYS_EBC_PB2AP            0x010053C0
322 /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit */
323 #define CONFIG_SYS_EBC_PB2CR            0xF0018000
324
325 /* Memory Bank 3 (16 Bit Peripheral: FPGA internal, dig. IO) initialization */
326 /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
327 #define CONFIG_SYS_EBC_PB3AP            0x010053C0
328 /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
329 #define CONFIG_SYS_EBC_PB3CR            0xF011A000
330
331 /*
332  * FPGA stuff
333  */
334 #define CONFIG_SYS_FPGA_BASE_ADDR 0xF0100100        /* FPGA internal Base Address */
335
336 /* FPGA internal regs */
337 #define CONFIG_SYS_FPGA_CTRL            0x000
338
339 /* FPGA Control Reg */
340 #define CONFIG_SYS_FPGA_CTRL_CF_RESET   0x0001
341 #define CONFIG_SYS_FPGA_CTRL_WDI        0x0002
342 #define CONFIG_SYS_FPGA_CTRL_PS2_RESET 0x0020
343
344 #define CONFIG_SYS_FPGA_SPARTAN2        1           /* using Xilinx Spartan 2 now */
345 #define CONFIG_SYS_FPGA_MAX_SIZE        128*1024    /* 128kByte is enough for XC2S50E*/
346
347 /* FPGA program pin configuration */
348 #define CONFIG_SYS_FPGA_PRG             0x04000000  /* FPGA program pin (ppc output) */
349 #define CONFIG_SYS_FPGA_CLK             0x02000000  /* FPGA clk pin (ppc output) */
350 #define CONFIG_SYS_FPGA_DATA            0x01000000  /* FPGA data pin (ppc output) */
351 #define CONFIG_SYS_FPGA_INIT            0x00010000  /* FPGA init pin (ppc input) */
352 #define CONFIG_SYS_FPGA_DONE            0x00008000  /* FPGA done pin (ppc input) */
353
354 /*
355  * Definitions for initial stack pointer and data area (in data cache)
356  */
357 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
358 #define CONFIG_SYS_TEMP_STACK_OCM         1
359
360 /* On Chip Memory location */
361 #define CONFIG_SYS_OCM_DATA_ADDR        0xF8000000
362 #define CONFIG_SYS_OCM_DATA_SIZE        0x1000
363 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_OCM_DATA_ADDR /* inside of SDRAM */
364 #define CONFIG_SYS_INIT_RAM_END CONFIG_SYS_OCM_DATA_SIZE /* End of used area in RAM  */
365
366 #define CONFIG_SYS_GBL_DATA_SIZE      128 /* size in bytes reserved for initial data */
367 #define CONFIG_SYS_GBL_DATA_OFFSET    (CONFIG_SYS_INIT_RAM_END - CONFIG_SYS_GBL_DATA_SIZE)
368 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
369
370 /*
371  * Definitions for GPIO setup (PPC405EP specific)
372  *
373  * GPIO0[0]     - External Bus Controller BLAST output
374  * GPIO0[1-9]   - Instruction trace outputs -> GPIO
375  * GPIO0[10-13] - External Bus Controller CS_1 - CS_4 outputs
376  * GPIO0[14-16] - External Bus Controller ABUS3-ABUS5 outputs -> GPIO
377  * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
378  * GPIO0[24-27] - UART0 control signal inputs/outputs
379  * GPIO0[28-29] - UART1 data signal input/output
380  * GPIO0[30-31] - EMAC0 and EMAC1 reject packet inputs
381  */
382 #define CONFIG_SYS_GPIO0_OSRH           0x00000550
383 #define CONFIG_SYS_GPIO0_OSRL           0x00000110
384 #define CONFIG_SYS_GPIO0_ISR1H          0x00000000
385 #define CONFIG_SYS_GPIO0_ISR1L          0x15555445
386 #define CONFIG_SYS_GPIO0_TSRH           0x00000000
387 #define CONFIG_SYS_GPIO0_TSRL           0x00000000
388 #define CONFIG_SYS_GPIO0_TCR            0x77FE0014
389
390 #define CONFIG_SYS_DUART_RST            (0x80000000 >> 14)
391 #define CONFIG_SYS_EEPROM_WP            (0x80000000 >> 0)
392
393 /*
394  * Internal Definitions
395  *
396  * Boot Flags
397  */
398 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH */
399 #define BOOTFLAG_WARM   0x02            /* Software reboot */
400
401 /*
402  * Default speed selection (cpu_plb_opb_ebc) in MHz.
403  * This value will be set if iic boot eprom is disabled.
404  */
405 #if 1
406 #define PLLMR0_DEFAULT   PLLMR0_266_133_66_33
407 #define PLLMR1_DEFAULT   PLLMR1_266_133_66_33
408 #endif
409 #if 0
410 #define PLLMR0_DEFAULT   PLLMR0_200_100_50_33
411 #define PLLMR1_DEFAULT   PLLMR1_200_100_50_33
412 #endif
413 #if 0
414 #define PLLMR0_DEFAULT   PLLMR0_133_66_66_33
415 #define PLLMR1_DEFAULT   PLLMR1_133_66_66_33
416 #endif
417
418 /*
419  * PCI OHCI controller
420  */
421 #define CONFIG_USB_OHCI_NEW     1
422 #define CONFIG_PCI_OHCI         1
423 #define CONFIG_SYS_OHCI_SWAP_REG_ACCESS 1
424 #define CONFIG_SYS_USB_OHCI_MAX_ROOT_PORTS 15
425 #define CONFIG_SYS_USB_OHCI_SLOT_NAME   "ohci_pci"
426 #define CONFIG_USB_STORAGE      1
427
428 #endif  /* __CONFIG_H */