include/configs/P1023RDS.h

   1 /*
   2  * Copyright 2010-2012 Freescale Semiconductor, Inc.
   3  *
   4  * Authors:  Roy Zang <tie-fei.zang@freescale.com>
   5  *           Chunhe Lan <b25806@freescale.com>
   6  *
   7  * SPDX-License-Identifier:     GPL-2.0+
   8  */
   9
  10 /*
  11  * p1023rds board configuration file
  12  *
  13  */
  14 #ifndef __CONFIG_H
  15 #define __CONFIG_H
  16
  17 #ifndef CONFIG_SYS_TEXT_BASE
  18 #define CONFIG_SYS_TEXT_BASE    0xeff40000
  19 #endif
  20
  21 #ifndef CONFIG_SYS_MONITOR_BASE
  22 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
  23 #endif
  24
  25 #ifndef CONFIG_RESET_VECTOR_ADDRESS
  26 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
  27 #endif
  28
  29 /* High Level Configuration Options */
  30 #define CONFIG_BOOKE            /* BOOKE */
  31 #define CONFIG_E500             /* BOOKE e500 family */
  32 #define CONFIG_P1023
  33 #define CONFIG_P1023RDS
  34 #define CONFIG_MP               /* support multiple processors */
  35
  36 #define CONFIG_FSL_ELBC         /* Has Enhanced localbus controller */
  37 #define CONFIG_PCI              /* Enable PCI/PCIE */
  38 #define CONFIG_PCIE1            /* PCIE controler 1 (slot 1) */
  39 #define CONFIG_PCIE2            /* PCIE controler 2 (slot 2) */
  40 #define CONFIG_PCIE3            /* PCIE controler 3 (slot 3) */
  41 #define CONFIG_FSL_PCI_INIT     /* Use common FSL init code */
  42 #define CONFIG_PCI_INDIRECT_BRIDGE      /* indirect PCI bridge support */
  43 #define CONFIG_FSL_PCIE_RESET   /* need PCIe reset errata */
  44 #define CONFIG_SYS_PCI_64BIT    /* enable 64-bit PCI resources */
  45 #define CONFIG_FSL_LAW          /* Use common FSL init code */
  46
  47 #ifndef __ASSEMBLY__
  48 extern unsigned long get_clock_freq(void);
  49 #endif
  50
  51 #define CONFIG_SYS_CLK_FREQ     66666666
  52 #define CONFIG_DDR_CLK_FREQ     CONFIG_SYS_CLK_FREQ
  53
  54 /*
  55  * These can be toggled for performance analysis, otherwise use default.
  56  */
  57 #define CONFIG_L2_CACHE                 /* toggle L2 cache */
  58 #define CONFIG_BTB                      /* toggle branch predition */
  59 #define CONFIG_HWCONFIG
  60
  61 #define CONFIG_ENABLE_36BIT_PHYS
  62
  63 #define CONFIG_SYS_MEMTEST_START        0x00000000      /* memtest works on */
  64 #define CONFIG_SYS_MEMTEST_END          0x1fffffff      /* fix me, only 1G */
  65 #define CONFIG_PANIC_HANG       /* do not reset board on panic */
  66
  67 #define CONFIG_SYS_LBC_LBCR     0x00000000      /* Implement conversion of
  68                                                 addresses in the LBC */
  69
  70 /* DDR Setup */
  71 #define CONFIG_VERY_BIG_RAM
  72
  73 #define CONFIG_ECC_INIT_VIA_DDRCONTROLLER
  74 #define CONFIG_MEM_INIT_VALUE   0xDeadBeef
  75
  76 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
  77 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
  78
  79 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
  80 #define CONFIG_CHIP_SELECTS_PER_CTRL    2
  81
  82 /* These are used when DDR doesn't use SPD.  */
  83 #define CONFIG_SYS_SDRAM_SIZE           2048u   /* DDR is 2GB */
  84
  85 /* Default settings for "stable" mode */
  86 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000003F
  87 #define CONFIG_SYS_DDR_CS1_BNDS         0x0040007F
  88 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80014302
  89 #define CONFIG_SYS_DDR_CS1_CONFIG       0x80014302
  90 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
  91 #define CONFIG_SYS_DDR_TIMING_0         0x40110104
  92 #define CONFIG_SYS_DDR_TIMING_1         0x5C59E544
  93 #define CONFIG_SYS_DDR_TIMING_2         0x0fA888CA
  94 #define CONFIG_SYS_DDR_MODE_1           0x00441210
  95 #define CONFIG_SYS_DDR_MODE_2           0x00000000
  96 #define CONFIG_SYS_DDR_MODE_CTRL        0x00000000
  97 #define CONFIG_SYS_DDR_INTERVAL         0x0A280100
  98 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
  99 #define CONFIG_SYS_DDR_CLK_CTRL         0x01800000
 100 #define CONFIG_SYS_DDR_TIMING_4         0x00000001
 101 #define CONFIG_SYS_DDR_TIMING_5         0x01401400
 102 #define CONFIG_SYS_DDR_ZQ_CNTL          0x89080600
 103 #define CONFIG_SYS_DDR_WRLVL_CNTL       0x8675F605
 104 #define CONFIG_SYS_DDR_CONTROL  0xC70C0008 /* Type = DDR3: No Interleaving */
 105 #define CONFIG_SYS_DDR_CONTROL2         0x24401010
 106 #define CONFIG_SYS_DDR_CDR1             0x00000000
 107 #define CONFIG_SYS_DDR_CDR2             0x00000000
 108
 109 #define CONFIG_SYS_DDR_ERR_INT_EN       0x00000000
 110 #define CONFIG_SYS_DDR_ERR_DIS          0x00000000
 111 #define CONFIG_SYS_DDR_SBE              0x00000000
 112
 113 /* Settings that differ for "performance" mode */
 114 #define CONFIG_SYS_DDR_CS0_BNDS_PERF    0x0000007F /* Interleaving Enabled */
 115 #define CONFIG_SYS_DDR_CS1_BNDS_PERF    0x00000000 /* Interleaving Enabled */
 116 #define CONFIG_SYS_DDR_CS1_CONFIG_PERF  0x80014302
 117 #define CONFIG_SYS_DDR_TIMING_1_PERF    0x5C58E544
 118 #define CONFIG_SYS_DDR_TIMING_2_PERF    0x0FA888CA
 119 /* Type = DDR3: cs0-cs1 interleaving */
 120 #define CONFIG_SYS_DDR_CONTROL_PERF     0xC70C4008
 121 #define CONFIG_SYS_DDR_CDR_1            0x00000000
 122 #define CONFIG_SYS_DDR_CDR_2            0x00000000
 123
 124
 125 /*
 126  * Memory map
 127  *
 128  * 0x0000_0000  0x7fff_ffff     DDR                     2G Cacheable
 129  * 0x8000_0000  0xbfff_ffff     PCI Express Mem         1G non-cacheable
 130  * 0xc000_0000  0xdfff_ffff     PCI                     512M non-cacheable
 131  * 0xe100_0000  0xe3ff_ffff     PCI IO range            4M non-cacheable
 132  *
 133  * Localbus non-cacheable
 134  * 0xe000_0000  0xe003_ffff     BCSR                    256K BCSR
 135  * 0xee00_0000  0xefff_ffff     NOR flash               32M NOR flash
 136  * 0xff00_0000  0xff3f_ffff     DPAA_QBMAN              4M
 137  * 0xff60_0000  0xff7f_ffff     CCSR                    2M non-cacheable
 138  * 0xffa0_0000  0xffaf_ffff     NAND                    1M non-cacheable
 139  * 0xffd0_0000  0xffd0_3fff     L1 for stack            16K Cacheable TLB0
 140  */
 141
 142 /*
 143  * Local Bus Definitions
 144  */
 145 #define CONFIG_SYS_BCSR_BASE            0xe0000000 /* start of on board FPGA */
 146 #define CONFIG_SYS_BCSR_BASE_PHYS       CONFIG_SYS_BCSR_BASE
 147
 148 #define CONFIG_SYS_FLASH_BASE           0xee000000 /* start of FLASH 32M */
 149
 150 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 151
 152 #define CONFIG_FLASH_BR_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) \
 153                 | BR_PS_16 | BR_V)
 154 #define CONFIG_FLASH_OR_PRELIM  0xfe000ff7
 155
 156 #define CONFIG_FLASH_CFI_DRIVER
 157 #define CONFIG_SYS_FLASH_CFI
 158 #define CONFIG_SYS_FLASH_EMPTY_INFO
 159
 160 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* number of banks */
 161 #define CONFIG_SYS_MAX_FLASH_SECT       512     /* sectors per device */
 162 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 163 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 164
 165 #if defined(CONFIG_SYS_SPL)
 166 #define CONFIG_SYS_RAMBOOT
 167 #endif
 168
 169 #define CONFIG_BOARD_EARLY_INIT_F       /* call board_early_init_f function */
 170 #define CONFIG_BOARD_EARLY_INIT_R       /* call board_early_init_r function */
 171
 172 #define CONFIG_SYS_INIT_RAM_LOCK
 173 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000      /* Initial L1 address */
 174 #define CONFIG_SYS_INIT_RAM_END 0x00004000      /* End of used area in RAM */
 175
 176 #define CONFIG_SYS_GBL_DATA_OFFSET      \
 177         (CONFIG_SYS_INIT_RAM_END - GENERATED_GBL_DATA_SIZE)
 178 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 179
 180 #define CONFIG_SYS_MONITOR_LEN  (768 * 1024)
 181 #define CONFIG_SYS_MALLOC_LEN   (6 * 1024 * 1024) /* Reserved for malloc */
 182
 183 #ifndef CONFIG_NAND_SPL
 184 #define CONFIG_SYS_NAND_BASE            0xffa00000
 185 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 186 #else
 187 #define CONFIG_SYS_NAND_BASE            0xfff00000
 188 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 189 #endif
 190
 191 #define CONFIG_SYS_NAND_BASE_LIST       {CONFIG_SYS_NAND_BASE}
 192 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 193 #define CONFIG_MTD_NAND_VERIFY_WRITE
 194 #define CONFIG_CMD_NAND
 195 #define CONFIG_NAND_FSL_ELBC
 196 #define CONFIG_SYS_NAND_BLOCK_SIZE      (16 * 1024)
 197
 198 /* NAND boot: 4K NAND loader config */
 199 #define CONFIG_SYS_NAND_SPL_SIZE        0x1000
 200 #define CONFIG_SYS_NAND_U_BOOT_SIZE     ((768 << 10) + CONFIG_SYS_NAND_SPL_SIZE)
 201 #define CONFIG_SYS_NAND_U_BOOT_DST      (0x11000000 - CONFIG_SYS_NAND_SPL_SIZE)
 202 #define CONFIG_SYS_NAND_U_BOOT_START    0x11000000
 203 #define CONFIG_SYS_NAND_U_BOOT_OFFS     (0)
 204 #define CONFIG_SYS_NAND_U_BOOT_RELOC    0x00010000
 205 #define CONFIG_SYS_NAND_U_BOOT_RELOC_SP (CONFIG_SYS_NAND_U_BOOT_RELOC + 0x10000)
 206
 207 /* NAND flash config */
 208 #define CONFIG_SYS_NAND_BR_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
 209                                 | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 210                                 | BR_PS_8               /* Port Size = 8bit */ \
 211                                 | BR_MS_FCM             /* MSEL = FCM */ \
 212                                 | BR_V)                 /* valid */
 213 #define CONFIG_SYS_NAND_OR_PRELIM  (0xFFF80000          /* length 32K */ \
 214                                 | OR_FCM_CSCT \
 215                                 | OR_FCM_CST \
 216                                 | OR_FCM_CHT \
 217                                 | OR_FCM_SCY_1 \
 218                                 | OR_FCM_TRLX \
 219                                 | OR_FCM_EHTR)
 220
 221 #define CONFIG_SYS_BR0_PRELIM  CONFIG_FLASH_BR_PRELIM   /* NOR Base Address */
 222 #define CONFIG_SYS_OR0_PRELIM  CONFIG_FLASH_OR_PRELIM   /* NOR Options */
 223 /* chip select 1 - BCSR */
 224 #define CONFIG_SYS_BR1_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_BCSR_BASE_PHYS) \
 225                                 | BR_MS_GPCM | BR_PS_8 | BR_V)
 226 #define CONFIG_SYS_OR1_PRELIM  (OR_AM_32KB | OR_GPCM_CSNT | OR_GPCM_XACS \
 227                                 | OR_GPCM_SCY | OR_GPCM_TRLX | OR_GPCM_EHTR \
 228                                 | OR_GPCM_EAD)
 229
 230 /* Serial Port
 231  * open - index 2
 232  * shorted - index 1
 233  */
 234 #define CONFIG_CONS_INDEX               1
 235 #undef  CONFIG_SERIAL_SOFTWARE_FIFO
 236 #define CONFIG_SYS_NS16550
 237 #define CONFIG_SYS_NS16550_SERIAL
 238 #define CONFIG_SYS_NS16550_REG_SIZE     1
 239 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 240 #ifdef CONFIG_NAND_SPL
 241 #define CONFIG_NS16550_MIN_FUNCTIONS
 242 #endif
 243
 244 #define CONFIG_SYS_BAUDRATE_TABLE       \
 245         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 115200}
 246
 247 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR + 0x4500)
 248 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR + 0x4600)
 249
 250 /* Use the HUSH parser */
 251 #define CONFIG_SYS_HUSH_PARSER
 252
 253 /*
 254  * Pass open firmware flat tree
 255  */
 256 #define CONFIG_OF_LIBFDT
 257 #define CONFIG_OF_BOARD_SETUP
 258 #define CONFIG_OF_STDOUT_VIA_ALIAS
 259
 260 /* new uImage format support */
 261 #define CONFIG_FIT
 262 #define CONFIG_FIT_VERBOSE      /* enable fit_format_{error,warning}() */
 263
 264 /* I2C */
 265 #define CONFIG_SYS_I2C
 266 #define CONFIG_SYS_I2C_FSL
 267 #define CONFIG_SYS_FSL_I2C_SPEED        400000
 268 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
 269 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
 270 #define CONFIG_SYS_FSL_I2C2_SPEED       400000
 271 #define CONFIG_SYS_FSL_I2C2_SLAVE       0x7F
 272 #define CONFIG_SYS_FSL_I2C2_OFFSET      0x3100
 273 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x51
 274
 275 /*
 276  * I2C2 EEPROM
 277  */
 278 #define CONFIG_ID_EEPROM
 279 #ifdef CONFIG_ID_EEPROM
 280 #define CONFIG_SYS_I2C_EEPROM_NXID
 281 #endif
 282 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x51
 283 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN  1
 284 #define CONFIG_SYS_EEPROM_BUS_NUM       0
 285
 286 #define CONFIG_CMD_I2C
 287
 288 /*
 289  * eSPI - Enhanced SPI
 290  */
 291 #define CONFIG_SPI_FLASH
 292 #define CONFIG_SPI_FLASH_ATMEL
 293
 294 #define CONFIG_HARD_SPI
 295 #define CONFIG_FSL_ESPI
 296
 297 #define CONFIG_CMD_SF
 298 #define CONFIG_SF_DEFAULT_SPEED         10000000
 299 #define CONFIG_SF_DEFAULT_MODE          0
 300
 301 /*
 302  * General PCI
 303  * Memory space is mapped 1-1, but I/O space must start from 0.
 304  */
 305
 306 /* controller 3, Slot 1, tgtid 3, Base address b000 */
 307 #define CONFIG_SYS_PCIE3_NAME           "Slot 3"
 308 #define CONFIG_SYS_PCIE3_MEM_VIRT       0x80000000
 309 #define CONFIG_SYS_PCIE3_MEM_BUS        0x80000000
 310 #define CONFIG_SYS_PCIE3_MEM_PHYS       0x80000000
 311 #define CONFIG_SYS_PCIE3_MEM_SIZE       0x20000000      /* 512M */
 312 #define CONFIG_SYS_PCIE3_IO_VIRT        0xffc00000
 313 #define CONFIG_SYS_PCIE3_IO_BUS         0x00000000
 314 #define CONFIG_SYS_PCIE3_IO_PHYS        0xffc00000
 315 #define CONFIG_SYS_PCIE3_IO_SIZE        0x00010000      /* 64k */
 316
 317 /* controller 2, direct to uli, tgtid 2, Base address 9000 */
 318 #define CONFIG_SYS_PCIE2_NAME           "Slot 2"
 319 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
 320 #define CONFIG_SYS_PCIE2_MEM_BUS        0xa0000000
 321 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
 322 #define CONFIG_SYS_PCIE2_MEM_SIZE       0x20000000      /* 512M */
 323 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
 324 #define CONFIG_SYS_PCIE2_IO_BUS         0x00000000
 325 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
 326 #define CONFIG_SYS_PCIE2_IO_SIZE        0x00010000      /* 64k */
 327
 328 /* controller 1, Slot 2, tgtid 1, Base address a000 */
 329 #define CONFIG_SYS_PCIE1_NAME           "Slot 1"
 330 #define CONFIG_SYS_PCIE1_MEM_VIRT       0xc0000000
 331 #define CONFIG_SYS_PCIE1_MEM_BUS        0xc0000000
 332 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc0000000
 333 #define CONFIG_SYS_PCIE1_MEM_SIZE       0x20000000      /* 512M */
 334 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc20000
 335 #define CONFIG_SYS_PCIE1_IO_BUS         0x00000000
 336 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc20000
 337 #define CONFIG_SYS_PCIE1_IO_SIZE        0x00010000      /* 64k */
 338
 339 #if defined(CONFIG_PCI)
 340 #define CONFIG_E1000            /* Defind e1000 pci Ethernet card */
 341 #define CONFIG_PCI_PNP          /* do pci plug-and-play */
 342 #define CONFIG_PCI_SCAN_SHOW    /* show pci devices on startup */
 343 #endif  /* CONFIG_PCI */
 344
 345 /*
 346  * Environment
 347  */
 348 #define CONFIG_ENV_OVERWRITE
 349
 350 #if defined(CONFIG_SYS_RAMBOOT)
 351 #define CONFIG_ENV_IS_NOWHERE   /* Store ENV in memory only */
 352 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - 0x4000)
 353 #define CONFIG_ENV_SIZE         0x2000
 354 #else
 355 #define CONFIG_ENV_IS_IN_FLASH
 356 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - CONFIG_ENV_SECT_SIZE)
 357 #define CONFIG_ENV_SIZE         0x2000
 358 #define CONFIG_ENV_SECT_SIZE    0x20000 /* 128K (one sector) */
 359 #endif
 360
 361 #define CONFIG_LOADS_ECHO               /* echo on for serial download */
 362 #define CONFIG_SYS_LOADS_BAUD_CHANGE    /* allow baudrate change */
 363
 364 /*
 365  * Command line configuration.
 366  */
 367 #include <config_cmd_default.h>
 368
 369 #define CONFIG_CMD_IRQ
 370 #define CONFIG_CMD_PING
 371 #define CONFIG_CMD_MII
 372 #define CONFIG_CMD_ELF
 373 #define CONFIG_CMD_SETEXPR
 374 #define CONFIG_CMD_REGINFO
 375
 376 #if defined(CONFIG_PCI)
 377 #define CONFIG_CMD_PCI
 378 #define CONFIG_CMD_NET
 379 #endif
 380
 381 /*
 382  * USB
 383  */
 384 #define CONFIG_HAS_FSL_DR_USB
 385 #ifdef CONFIG_HAS_FSL_DR_USB
 386 #define CONFIG_USB_EHCI
 387
 388 #ifdef CONFIG_USB_EHCI
 389 #define CONFIG_CMD_USB
 390 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
 391 #define CONFIG_USB_EHCI_FSL
 392 #define CONFIG_USB_STORAGE
 393 #define CONFIG_CMD_FAT
 394 #define CONFIG_CMD_EXT2
 395 #define CONFIG_CMD_FAT
 396 #define CONFIG_DOS_PARTITION
 397 #endif
 398 #endif
 399
 400 /*
 401  * Miscellaneous configurable options
 402  */
 403 #define CONFIG_SYS_LONGHELP                     /* undef to save memory */
 404 #define CONFIG_CMDLINE_EDITING          /* Command-line editing */
 405 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
 406 #if defined(CONFIG_CMD_KGDB)
 407 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size */
 408 #else
 409 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size */
 410 #endif
 411 /* Print Buffer Size */
 412 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE + sizeof(CONFIG_SYS_PROMPT)+16)
 413 #define CONFIG_SYS_MAXARGS      16              /* max number of command args */
 414 /* Boot Argument Buffer Size */
 415 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE
 416
 417 /*
 418  * For booting Linux, the board info and command line data
 419  * have to be in the first 16 MB of memory, since this is
 420  * the maximum mapped by the Linux kernel during initialization.
 421  */
 422 #define CONFIG_SYS_BOOTMAPSZ    (16 << 20) /* Initial Memory map for Linux*/
 423 #define CONFIG_SYS_BOOTM_LEN    (16 << 20) /* Increase max gunzip size */
 424
 425 #if defined(CONFIG_CMD_KGDB)
 426 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 427 #endif
 428
 429 /*
 430  * Environment Configuration
 431  */
 432 #define CONFIG_BOOTFILE         "uImage"
 433 #define CONFIG_UBOOTPATH        (u-boot.bin) /* U-Boot image on TFTP server */
 434
 435 /* default location for tftp and bootm */
 436 #define CONFIG_LOADADDR         1000000
 437
 438 #define CONFIG_BOOTDELAY 10     /* -1 disables auto-boot */
 439
 440 #define CONFIG_BAUDRATE 115200
 441
 442 /* Qman/Bman */
 443 #define CONFIG_SYS_DPAA_QBMAN           /* support Q/Bman */
 444 #define CONFIG_SYS_QMAN_MEM_BASE        0xff000000
 445 #define CONFIG_SYS_QMAN_MEM_PHYS        CONFIG_SYS_QMAN_MEM_BASE
 446 #define CONFIG_SYS_QMAN_MEM_SIZE        0x00200000
 447 #define CONFIG_SYS_BMAN_MEM_BASE        0xff200000
 448 #define CONFIG_SYS_BMAN_MEM_PHYS        CONFIG_SYS_BMAN_MEM_BASE
 449 #define CONFIG_SYS_BMAN_MEM_SIZE        0x00200000
 450
 451 /* For FM */
 452 #define CONFIG_SYS_DPAA_FMAN
 453 #define CONFIG_PHY_GIGE         /* Include GbE speed/duplex detection */
 454
 455 #ifdef CONFIG_SYS_DPAA_FMAN
 456 #define CONFIG_FMAN_ENET
 457 #define CONFIG_PHY_MARVELL
 458 #endif
 459
 460 /* Default address of microcode for the Linux Fman driver */
 461 /* QE microcode/firmware address */
 462 #define CONFIG_SYS_QE_FMAN_FW_IN_NOR
 463 #define CONFIG_SYS_FMAN_FW_ADDR 0xEFF00000
 464 #define CONFIG_SYS_QE_FMAN_FW_LENGTH    0x10000
 465 #define CONFIG_SYS_FDT_PAD              (0x3000 + CONFIG_SYS_QE_FMAN_FW_LENGTH)
 466
 467 #ifdef CONFIG_FMAN_ENET
 468 #define CONFIG_SYS_FM1_DTSEC1_PHY_ADDR  0x2
 469 #define CONFIG_SYS_FM1_DTSEC2_PHY_ADDR  0x7
 470
 471 #define CONFIG_SYS_TBIPA_VALUE  8
 472 #define CONFIG_MII              /* MII PHY management */
 473 #define CONFIG_ETHPRIME         "FM1@DTSEC1"
 474 #endif
 475
 476 #define CONFIG_EXTRA_ENV_SETTINGS       \
 477         "hwconfig=usb1:dr_mode=host,phy_type=ulpi\0"
 478
 479 #endif  /* __CONFIG_H */