ARM: configs: Add da850evm_nand to boot from NAND
[oweals/u-boot.git] / include / configs / MPC8572DS.h
1 /* SPDX-License-Identifier: GPL-2.0+ */
2 /*
3  * Copyright 2007-2008,2010-2011 Freescale Semiconductor, Inc.
4  */
5
6 /*
7  * mpc8572ds board configuration file
8  *
9  */
10 #ifndef __CONFIG_H
11 #define __CONFIG_H
12
13 #include "../board/freescale/common/ics307_clk.h"
14
15 #ifndef CONFIG_RESET_VECTOR_ADDRESS
16 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
17 #endif
18
19 #ifndef CONFIG_SYS_MONITOR_BASE
20 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
21 #endif
22
23 /* High Level Configuration Options */
24
25 #define CONFIG_PCIE1            1       /* PCIE controller 1 (slot 1) */
26 #define CONFIG_PCIE2            1       /* PCIE controller 2 (slot 2) */
27 #define CONFIG_PCIE3            1       /* PCIE controller 3 (ULI bridge) */
28 #define CONFIG_FSL_PCI_INIT     1       /* Use common FSL init code */
29 #define CONFIG_PCI_INDIRECT_BRIDGE 1    /* indirect PCI bridge support */
30 #define CONFIG_FSL_PCIE_RESET   1       /* need PCIe reset errata */
31 #define CONFIG_SYS_PCI_64BIT    1       /* enable 64-bit PCI resources */
32
33 #define CONFIG_ENV_OVERWRITE
34
35 #define CONFIG_SYS_CLK_FREQ     get_board_sys_clk() /* sysclk for MPC85xx */
36 #define CONFIG_DDR_CLK_FREQ     get_board_ddr_clk() /* ddrclk for MPC85xx */
37 #define CONFIG_ICS307_REFCLK_HZ 33333000  /* ICS307 clock chip ref freq */
38
39 /*
40  * These can be toggled for performance analysis, otherwise use default.
41  */
42 #define CONFIG_L2_CACHE                 /* toggle L2 cache */
43 #define CONFIG_BTB                      /* toggle branch predition */
44
45 #define CONFIG_ENABLE_36BIT_PHYS        1
46
47 #ifdef CONFIG_PHYS_64BIT
48 #define CONFIG_ADDR_MAP                 1
49 #define CONFIG_SYS_NUM_ADDR_MAP         16      /* number of TLB1 entries */
50 #endif
51
52 #define CONFIG_SYS_MEMTEST_START        0x00000000      /* memtest works on */
53 #define CONFIG_SYS_MEMTEST_END          0x7fffffff
54
55 /*
56  * Config the L2 Cache as L2 SRAM
57  */
58 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
59 #ifdef CONFIG_PHYS_64BIT
60 #define CONFIG_SYS_INIT_L2_ADDR_PHYS            0xff8f80000ull
61 #else
62 #define CONFIG_SYS_INIT_L2_ADDR_PHYS            CONFIG_SYS_INIT_L2_ADDR
63 #endif
64 #define CONFIG_SYS_L2_SIZE              (512 << 10)
65 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
66
67 #define CONFIG_SYS_CCSRBAR              0xffe00000
68 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
69
70 #if defined(CONFIG_NAND_SPL)
71 #define CONFIG_SYS_CCSR_DO_NOT_RELOCATE
72 #endif
73
74 /* DDR Setup */
75 #define CONFIG_VERY_BIG_RAM
76 #undef CONFIG_FSL_DDR_INTERACTIVE
77 #define CONFIG_SPD_EEPROM               /* Use SPD EEPROM for DDR setup */
78 #define CONFIG_DDR_SPD
79
80 #define CONFIG_DDR_ECC
81 #define CONFIG_ECC_INIT_VIA_DDRCONTROLLER
82 #define CONFIG_MEM_INIT_VALUE   0xDeadBeef
83
84 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
85 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
86
87 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
88 #define CONFIG_CHIP_SELECTS_PER_CTRL    2
89
90 /* I2C addresses of SPD EEPROMs */
91 #define CONFIG_SYS_SPD_BUS_NUM          1       /* SPD EEPROMS locate on I2C bus 1 */
92 #define SPD_EEPROM_ADDRESS1     0x51    /* CTLR 0 DIMM 0 */
93 #define SPD_EEPROM_ADDRESS2     0x52    /* CTLR 1 DIMM 0 */
94
95 /* These are used when DDR doesn't use SPD.  */
96 #define CONFIG_SYS_SDRAM_SIZE           512             /* DDR is 512MB */
97 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000001F
98 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80010202      /* Enable, no interleaving */
99 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
100 #define CONFIG_SYS_DDR_TIMING_0         0x00260802
101 #define CONFIG_SYS_DDR_TIMING_1         0x626b2634
102 #define CONFIG_SYS_DDR_TIMING_2         0x062874cf
103 #define CONFIG_SYS_DDR_MODE_1           0x00440462
104 #define CONFIG_SYS_DDR_MODE_2           0x00000000
105 #define CONFIG_SYS_DDR_INTERVAL         0x0c300100
106 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
107 #define CONFIG_SYS_DDR_CLK_CTRL         0x00800000
108 #define CONFIG_SYS_DDR_OCD_CTRL         0x00000000
109 #define CONFIG_SYS_DDR_OCD_STATUS       0x00000000
110 #define CONFIG_SYS_DDR_CONTROL          0xc3000008      /* Type = DDR2 */
111 #define CONFIG_SYS_DDR_CONTROL2         0x24400000
112
113 #define CONFIG_SYS_DDR_ERR_INT_EN       0x0000000d
114 #define CONFIG_SYS_DDR_ERR_DIS          0x00000000
115 #define CONFIG_SYS_DDR_SBE              0x00010000
116
117 /*
118  * Make sure required options are set
119  */
120 #ifndef CONFIG_SPD_EEPROM
121 #error ("CONFIG_SPD_EEPROM is required")
122 #endif
123
124 #undef CONFIG_CLOCKS_IN_MHZ
125
126 /*
127  * Memory map
128  *
129  * 0x0000_0000  0x7fff_ffff     DDR                     2G Cacheable
130  * 0x8000_0000  0xbfff_ffff     PCI Express Mem         1G non-cacheable
131  * 0xc000_0000  0xdfff_ffff     PCI                     512M non-cacheable
132  * 0xe100_0000  0xe3ff_ffff     PCI IO range            4M non-cacheable
133  *
134  * Localbus cacheable (TBD)
135  * 0xXXXX_XXXX  0xXXXX_XXXX     SRAM                    YZ M Cacheable
136  *
137  * Localbus non-cacheable
138  * 0xe000_0000  0xe80f_ffff     Promjet/free            128M non-cacheable
139  * 0xe800_0000  0xefff_ffff     FLASH                   128M non-cacheable
140  * 0xffa0_0000  0xffaf_ffff     NAND                    1M non-cacheable
141  * 0xffdf_0000  0xffdf_7fff     PIXIS                   32K non-cacheable TLB0
142  * 0xffd0_0000  0xffd0_3fff     L1 for stack            16K Cacheable TLB0
143  * 0xffe0_0000  0xffef_ffff     CCSR                    1M non-cacheable
144  */
145
146 /*
147  * Local Bus Definitions
148  */
149 #define CONFIG_SYS_FLASH_BASE           0xe0000000      /* start of FLASH 128M */
150 #ifdef CONFIG_PHYS_64BIT
151 #define CONFIG_SYS_FLASH_BASE_PHYS      0xfe0000000ull
152 #else
153 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
154 #endif
155
156 #define CONFIG_FLASH_BR_PRELIM \
157         (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS + 0x8000000) | BR_PS_16 | BR_V)
158 #define CONFIG_FLASH_OR_PRELIM 0xf8000ff7
159
160 #define CONFIG_SYS_BR1_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) | BR_PS_16 | BR_V)
161 #define CONFIG_SYS_OR1_PRELIM   0xf8000ff7
162
163 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS + 0x8000000, CONFIG_SYS_FLASH_BASE_PHYS}
164 #define CONFIG_SYS_FLASH_QUIET_TEST
165 #define CONFIG_FLASH_SHOW_PROGRESS 45 /* count down from 45/5: 9..1 */
166
167 #define CONFIG_SYS_MAX_FLASH_BANKS      2               /* number of banks */
168 #define CONFIG_SYS_MAX_FLASH_SECT       1024            /* sectors per device */
169 #undef  CONFIG_SYS_FLASH_CHECKSUM
170 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000           /* Flash Erase Timeout (ms) */
171 #define CONFIG_SYS_FLASH_WRITE_TOUT     500             /* Flash Write Timeout (ms) */
172
173 #undef CONFIG_SYS_RAMBOOT
174
175 #define CONFIG_FLASH_CFI_DRIVER
176 #define CONFIG_SYS_FLASH_CFI
177 #define CONFIG_SYS_FLASH_EMPTY_INFO
178 #define CONFIG_SYS_FLASH_AMD_CHECK_DQ7
179
180 #define CONFIG_HWCONFIG                 /* enable hwconfig */
181 #define CONFIG_FSL_PIXIS        1       /* use common PIXIS code */
182 #define PIXIS_BASE      0xffdf0000      /* PIXIS registers */
183 #ifdef CONFIG_PHYS_64BIT
184 #define PIXIS_BASE_PHYS 0xfffdf0000ull
185 #else
186 #define PIXIS_BASE_PHYS PIXIS_BASE
187 #endif
188
189 #define CONFIG_SYS_BR3_PRELIM   (BR_PHYS_ADDR(PIXIS_BASE_PHYS) | BR_PS_8 | BR_V)
190 #define CONFIG_SYS_OR3_PRELIM           0xffffeff7      /* 32KB but only 4k mapped */
191
192 #define PIXIS_ID                0x0     /* Board ID at offset 0 */
193 #define PIXIS_VER               0x1     /* Board version at offset 1 */
194 #define PIXIS_PVER              0x2     /* PIXIS FPGA version at offset 2 */
195 #define PIXIS_CSR               0x3     /* PIXIS General control/status register */
196 #define PIXIS_RST               0x4     /* PIXIS Reset Control register */
197 #define PIXIS_PWR               0x5     /* PIXIS Power status register */
198 #define PIXIS_AUX               0x6     /* Auxiliary 1 register */
199 #define PIXIS_SPD               0x7     /* Register for SYSCLK speed */
200 #define PIXIS_AUX2              0x8     /* Auxiliary 2 register */
201 #define PIXIS_VCTL              0x10    /* VELA Control Register */
202 #define PIXIS_VSTAT             0x11    /* VELA Status Register */
203 #define PIXIS_VCFGEN0           0x12    /* VELA Config Enable 0 */
204 #define PIXIS_VCFGEN1           0x13    /* VELA Config Enable 1 */
205 #define PIXIS_VCORE0            0x14    /* VELA VCORE0 Register */
206 #define PIXIS_VBOOT             0x16    /* VELA VBOOT Register */
207 #define PIXIS_VBOOT_LBMAP       0xc0    /* VBOOT - CFG_LBMAP */
208 #define PIXIS_VBOOT_LBMAP_NOR0  0x00    /* cfg_lbmap - boot from NOR 0 */
209 #define PIXIS_VBOOT_LBMAP_PJET  0x01    /* cfg_lbmap - boot from projet */
210 #define PIXIS_VBOOT_LBMAP_NAND  0x02    /* cfg_lbmap - boot from NAND */
211 #define PIXIS_VBOOT_LBMAP_NOR1  0x03    /* cfg_lbmap - boot from NOR 1 */
212 #define PIXIS_VSPEED0           0x17    /* VELA VSpeed 0 */
213 #define PIXIS_VSPEED1           0x18    /* VELA VSpeed 1 */
214 #define PIXIS_VSPEED2           0x19    /* VELA VSpeed 2 */
215 #define PIXIS_VSYSCLK0          0x1C    /* VELA SYSCLK0 Register */
216 #define PIXIS_VSYSCLK1          0x1D    /* VELA SYSCLK1 Register */
217 #define PIXIS_VSYSCLK2          0x1E    /* VELA SYSCLK2 Register */
218 #define PIXIS_VDDRCLK0          0x1F    /* VELA DDRCLK0 Register */
219 #define PIXIS_VDDRCLK1          0x20    /* VELA DDRCLK1 Register */
220 #define PIXIS_VDDRCLK2          0x21    /* VELA DDRCLK2 Register */
221 #define PIXIS_VWATCH            0x24    /* Watchdog Register */
222 #define PIXIS_LED               0x25    /* LED Register */
223
224 #define PIXIS_SPD_SYSCLK_MASK           0x7             /* SYSCLK option */
225
226 /* old pixis referenced names */
227 #define PIXIS_VCLKH             0x19    /* VELA VCLKH register */
228 #define PIXIS_VCLKL             0x1A    /* VELA VCLKL register */
229 #define CONFIG_SYS_PIXIS_VBOOT_MASK     0xc0
230 #define PIXIS_VSPEED2_TSEC1SER  0x8
231 #define PIXIS_VSPEED2_TSEC2SER  0x4
232 #define PIXIS_VSPEED2_TSEC3SER  0x2
233 #define PIXIS_VSPEED2_TSEC4SER  0x1
234 #define PIXIS_VCFGEN1_TSEC1SER  0x20
235 #define PIXIS_VCFGEN1_TSEC2SER  0x20
236 #define PIXIS_VCFGEN1_TSEC3SER  0x20
237 #define PIXIS_VCFGEN1_TSEC4SER  0x20
238 #define PIXIS_VSPEED2_MASK      (PIXIS_VSPEED2_TSEC1SER \
239                                         | PIXIS_VSPEED2_TSEC2SER \
240                                         | PIXIS_VSPEED2_TSEC3SER \
241                                         | PIXIS_VSPEED2_TSEC4SER)
242 #define PIXIS_VCFGEN1_MASK      (PIXIS_VCFGEN1_TSEC1SER \
243                                         | PIXIS_VCFGEN1_TSEC2SER \
244                                         | PIXIS_VCFGEN1_TSEC3SER \
245                                         | PIXIS_VCFGEN1_TSEC4SER)
246
247 #define CONFIG_SYS_INIT_RAM_LOCK        1
248 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000      /* Initial L1 address */
249 #define CONFIG_SYS_INIT_RAM_SIZE        0x00004000      /* Size of used area in RAM */
250
251 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
252 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
253
254 #define CONFIG_SYS_MONITOR_LEN          (256 * 1024) /* Reserve 256 kB for Mon */
255 #define CONFIG_SYS_MALLOC_LEN           (1024 * 1024)   /* Reserved for malloc */
256
257 #ifndef CONFIG_NAND_SPL
258 #define CONFIG_SYS_NAND_BASE            0xffa00000
259 #ifdef CONFIG_PHYS_64BIT
260 #define CONFIG_SYS_NAND_BASE_PHYS       0xfffa00000ull
261 #else
262 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
263 #endif
264 #else
265 #define CONFIG_SYS_NAND_BASE            0xfff00000
266 #ifdef CONFIG_PHYS_64BIT
267 #define CONFIG_SYS_NAND_BASE_PHYS       0xffff00000ull
268 #else
269 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
270 #endif
271 #endif
272
273 #define CONFIG_SYS_NAND_BASE_LIST     { CONFIG_SYS_NAND_BASE,\
274                                 CONFIG_SYS_NAND_BASE + 0x40000, \
275                                 CONFIG_SYS_NAND_BASE + 0x80000,\
276                                 CONFIG_SYS_NAND_BASE + 0xC0000}
277 #define CONFIG_SYS_MAX_NAND_DEVICE    4
278 #define CONFIG_NAND_FSL_ELBC    1
279 #define CONFIG_SYS_NAND_BLOCK_SIZE    (128 * 1024)
280 #define CONFIG_SYS_NAND_MAX_OOBFREE     5
281 #define CONFIG_SYS_NAND_MAX_ECCPOS      56
282
283 /* NAND boot: 4K NAND loader config */
284 #define CONFIG_SYS_NAND_SPL_SIZE        0x1000
285 #define CONFIG_SYS_NAND_U_BOOT_SIZE     ((512 << 10) - 0x2000)
286 #define CONFIG_SYS_NAND_U_BOOT_DST      (CONFIG_SYS_INIT_L2_ADDR)
287 #define CONFIG_SYS_NAND_U_BOOT_START \
288                 (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_NAND_SPL_SIZE)
289 #define CONFIG_SYS_NAND_U_BOOT_OFFS     (0)
290 #define CONFIG_SYS_NAND_U_BOOT_RELOC    (CONFIG_SYS_INIT_L2_END - 0x2000)
291 #define CONFIG_SYS_NAND_U_BOOT_RELOC_SP ((CONFIG_SYS_INIT_L2_END - 1) & ~0xF)
292
293 /* NAND flash config */
294 #define CONFIG_SYS_NAND_BR_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
295                                | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
296                                | BR_PS_8               /* Port Size = 8 bit */ \
297                                | BR_MS_FCM             /* MSEL = FCM */ \
298                                | BR_V)                 /* valid */
299 #define CONFIG_SYS_NAND_OR_PRELIM  (0xFFFC0000        /* length 256K */ \
300                                | OR_FCM_PGS            /* Large Page*/ \
301                                | OR_FCM_CSCT \
302                                | OR_FCM_CST \
303                                | OR_FCM_CHT \
304                                | OR_FCM_SCY_1 \
305                                | OR_FCM_TRLX \
306                                | OR_FCM_EHTR)
307
308 #define CONFIG_SYS_BR0_PRELIM  CONFIG_FLASH_BR_PRELIM   /* NOR Base Address */
309 #define CONFIG_SYS_OR0_PRELIM  CONFIG_FLASH_OR_PRELIM   /* NOR Options */
310 #define CONFIG_SYS_BR2_PRELIM  CONFIG_SYS_NAND_BR_PRELIM /* NAND Base Address */
311 #define CONFIG_SYS_OR2_PRELIM  CONFIG_SYS_NAND_OR_PRELIM /* NAND Options */
312 #define CONFIG_SYS_BR4_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS + 0x40000) \
313                                | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
314                                | BR_PS_8               /* Port Size = 8 bit */ \
315                                | BR_MS_FCM             /* MSEL = FCM */ \
316                                | BR_V)                 /* valid */
317 #define CONFIG_SYS_OR4_PRELIM  CONFIG_SYS_NAND_OR_PRELIM /* NAND Options */
318 #define CONFIG_SYS_BR5_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS + 0x80000)\
319                                | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
320                                | BR_PS_8               /* Port Size = 8 bit */ \
321                                | BR_MS_FCM             /* MSEL = FCM */ \
322                                | BR_V)                 /* valid */
323 #define CONFIG_SYS_OR5_PRELIM  CONFIG_SYS_NAND_OR_PRELIM /* NAND Options */
324
325 #define CONFIG_SYS_BR6_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS + 0xc0000)\
326                                | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
327                                | BR_PS_8               /* Port Size = 8 bit */ \
328                                | BR_MS_FCM             /* MSEL = FCM */ \
329                                | BR_V)                 /* valid */
330 #define CONFIG_SYS_OR6_PRELIM  CONFIG_SYS_NAND_OR_PRELIM /* NAND Options */
331
332 /* Serial Port - controlled on board with jumper J8
333  * open - index 2
334  * shorted - index 1
335  */
336 #define CONFIG_SYS_NS16550_SERIAL
337 #define CONFIG_SYS_NS16550_REG_SIZE     1
338 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
339 #ifdef CONFIG_NAND_SPL
340 #define CONFIG_NS16550_MIN_FUNCTIONS
341 #endif
342
343 #define CONFIG_SYS_BAUDRATE_TABLE       \
344         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
345
346 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
347 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
348
349 /* I2C */
350 #define CONFIG_SYS_I2C
351 #define CONFIG_SYS_I2C_FSL
352 #define CONFIG_SYS_FSL_I2C_SPEED        400000
353 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
354 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
355 #define CONFIG_SYS_FSL_I2C2_SPEED       400000
356 #define CONFIG_SYS_FSL_I2C2_SLAVE       0x7F
357 #define CONFIG_SYS_FSL_I2C2_OFFSET      0x3100
358 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x29} }
359 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x57
360
361 /*
362  * I2C2 EEPROM
363  */
364 #define CONFIG_ID_EEPROM
365 #ifdef CONFIG_ID_EEPROM
366 #define CONFIG_SYS_I2C_EEPROM_NXID
367 #endif
368 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x57
369 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1
370 #define CONFIG_SYS_EEPROM_BUS_NUM       1
371
372 /*
373  * General PCI
374  * Memory space is mapped 1-1, but I/O space must start from 0.
375  */
376
377 /* controller 3, direct to uli, tgtid 3, Base address 8000 */
378 #define CONFIG_SYS_PCIE3_NAME           "ULI"
379 #define CONFIG_SYS_PCIE3_MEM_VIRT       0x80000000
380 #ifdef CONFIG_PHYS_64BIT
381 #define CONFIG_SYS_PCIE3_MEM_BUS        0xe0000000
382 #define CONFIG_SYS_PCIE3_MEM_PHYS       0xc00000000ull
383 #else
384 #define CONFIG_SYS_PCIE3_MEM_BUS        0x80000000
385 #define CONFIG_SYS_PCIE3_MEM_PHYS       0x80000000
386 #endif
387 #define CONFIG_SYS_PCIE3_MEM_SIZE       0x20000000      /* 512M */
388 #define CONFIG_SYS_PCIE3_IO_VIRT        0xffc00000
389 #define CONFIG_SYS_PCIE3_IO_BUS 0x00000000
390 #ifdef CONFIG_PHYS_64BIT
391 #define CONFIG_SYS_PCIE3_IO_PHYS        0xfffc00000ull
392 #else
393 #define CONFIG_SYS_PCIE3_IO_PHYS        0xffc00000
394 #endif
395 #define CONFIG_SYS_PCIE3_IO_SIZE        0x00010000      /* 64k */
396
397 /* controller 2, Slot 2, tgtid 2, Base address 9000 */
398 #define CONFIG_SYS_PCIE2_NAME           "Slot 1"
399 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
400 #ifdef CONFIG_PHYS_64BIT
401 #define CONFIG_SYS_PCIE2_MEM_BUS        0xe0000000
402 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xc20000000ull
403 #else
404 #define CONFIG_SYS_PCIE2_MEM_BUS        0xa0000000
405 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
406 #endif
407 #define CONFIG_SYS_PCIE2_MEM_SIZE       0x20000000      /* 512M */
408 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
409 #define CONFIG_SYS_PCIE2_IO_BUS 0x00000000
410 #ifdef CONFIG_PHYS_64BIT
411 #define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc10000ull
412 #else
413 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
414 #endif
415 #define CONFIG_SYS_PCIE2_IO_SIZE        0x00010000      /* 64k */
416
417 /* controller 1, Slot 1, tgtid 1, Base address a000 */
418 #define CONFIG_SYS_PCIE1_NAME           "Slot 2"
419 #define CONFIG_SYS_PCIE1_MEM_VIRT       0xc0000000
420 #ifdef CONFIG_PHYS_64BIT
421 #define CONFIG_SYS_PCIE1_MEM_BUS        0xe0000000
422 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc40000000ull
423 #else
424 #define CONFIG_SYS_PCIE1_MEM_BUS        0xc0000000
425 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc0000000
426 #endif
427 #define CONFIG_SYS_PCIE1_MEM_SIZE       0x20000000      /* 512M */
428 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc20000
429 #define CONFIG_SYS_PCIE1_IO_BUS 0x00000000
430 #ifdef CONFIG_PHYS_64BIT
431 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc20000ull
432 #else
433 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc20000
434 #endif
435 #define CONFIG_SYS_PCIE1_IO_SIZE        0x00010000      /* 64k */
436
437 #if defined(CONFIG_PCI)
438
439 /*PCIE video card used*/
440 #define VIDEO_IO_OFFSET         CONFIG_SYS_PCIE1_IO_VIRT
441
442 /* video */
443
444 #if defined(CONFIG_VIDEO)
445 #define CONFIG_BIOSEMU
446 #define CONFIG_ATI_RADEON_FB
447 #define CONFIG_VIDEO_LOGO
448 #define CONFIG_SYS_ISA_IO_BASE_ADDRESS VIDEO_IO_OFFSET
449 #endif
450
451 #undef CONFIG_EEPRO100
452 #undef CONFIG_TULIP
453
454 #ifndef CONFIG_PCI_PNP
455         #define PCI_ENET0_IOADDR        CONFIG_SYS_PCIE3_IO_BUS
456         #define PCI_ENET0_MEMADDR       CONFIG_SYS_PCIE3_IO_BUS
457         #define PCI_IDSEL_NUMBER        0x11    /* IDSEL = AD11 */
458 #endif
459
460 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup */
461
462 #ifdef CONFIG_SCSI_AHCI
463 #define CONFIG_SATA_ULI5288
464 #define CONFIG_SYS_SCSI_MAX_SCSI_ID     4
465 #define CONFIG_SYS_SCSI_MAX_LUN 1
466 #define CONFIG_SYS_SCSI_MAX_DEVICE      (CONFIG_SYS_SCSI_MAX_SCSI_ID * CONFIG_SYS_SCSI_MAX_LUN)
467 #define CONFIG_SYS_SCSI_MAXDEVICE       CONFIG_SYS_SCSI_MAX_DEVICE
468 #endif /* SCSI */
469
470 #endif  /* CONFIG_PCI */
471
472 #if defined(CONFIG_TSEC_ENET)
473
474 #define CONFIG_MII_DEFAULT_TSEC 1       /* Allow unregistered phys */
475 #define CONFIG_TSEC1    1
476 #define CONFIG_TSEC1_NAME       "eTSEC1"
477 #define CONFIG_TSEC2    1
478 #define CONFIG_TSEC2_NAME       "eTSEC2"
479 #define CONFIG_TSEC3    1
480 #define CONFIG_TSEC3_NAME       "eTSEC3"
481 #define CONFIG_TSEC4    1
482 #define CONFIG_TSEC4_NAME       "eTSEC4"
483
484 #define CONFIG_PIXIS_SGMII_CMD
485 #define CONFIG_FSL_SGMII_RISER  1
486 #define SGMII_RISER_PHY_OFFSET  0x1c
487
488 #ifdef CONFIG_FSL_SGMII_RISER
489 #define CONFIG_SYS_TBIPA_VALUE          0x10 /* avoid conflict with eTSEC4 paddr */
490 #endif
491
492 #define TSEC1_PHY_ADDR          0
493 #define TSEC2_PHY_ADDR          1
494 #define TSEC3_PHY_ADDR          2
495 #define TSEC4_PHY_ADDR          3
496
497 #define TSEC1_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
498 #define TSEC2_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
499 #define TSEC3_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
500 #define TSEC4_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
501
502 #define TSEC1_PHYIDX            0
503 #define TSEC2_PHYIDX            0
504 #define TSEC3_PHYIDX            0
505 #define TSEC4_PHYIDX            0
506
507 #define CONFIG_ETHPRIME         "eTSEC1"
508 #endif  /* CONFIG_TSEC_ENET */
509
510 /*
511  * Environment
512  */
513
514 #if defined(CONFIG_SYS_RAMBOOT)
515
516 #else
517         #if CONFIG_SYS_MONITOR_BASE > 0xfff80000
518         #define CONFIG_ENV_ADDR 0xfff80000
519         #else
520         #define CONFIG_ENV_ADDR (CONFIG_SYS_MONITOR_BASE - CONFIG_ENV_SECT_SIZE)
521         #endif
522         #define CONFIG_ENV_SIZE 0x2000
523         #define CONFIG_ENV_SECT_SIZE    0x20000 /* 128K (one sector) */
524 #endif
525
526 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
527 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
528
529 /*
530  * USB
531  */
532
533 #ifdef CONFIG_USB_EHCI_HCD
534 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
535 #define CONFIG_PCI_EHCI_DEVICE                  0
536 #endif
537
538 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
539
540 /*
541  * Miscellaneous configurable options
542  */
543 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
544
545 /*
546  * For booting Linux, the board info and command line data
547  * have to be in the first 64 MB of memory, since this is
548  * the maximum mapped by the Linux kernel during initialization.
549  */
550 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory map for Linux*/
551 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
552
553 #if defined(CONFIG_CMD_KGDB)
554 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
555 #endif
556
557 /*
558  * Environment Configuration
559  */
560 #if defined(CONFIG_TSEC_ENET)
561 #define CONFIG_HAS_ETH0
562 #define CONFIG_HAS_ETH1
563 #define CONFIG_HAS_ETH2
564 #define CONFIG_HAS_ETH3
565 #endif
566
567 #define CONFIG_IPADDR           192.168.1.254
568
569 #define CONFIG_HOSTNAME         "unknown"
570 #define CONFIG_ROOTPATH         "/opt/nfsroot"
571 #define CONFIG_BOOTFILE         "uImage"
572 #define CONFIG_UBOOTPATH        u-boot.bin      /* U-Boot image on TFTP server */
573
574 #define CONFIG_SERVERIP         192.168.1.1
575 #define CONFIG_GATEWAYIP        192.168.1.1
576 #define CONFIG_NETMASK          255.255.255.0
577
578 /* default location for tftp and bootm */
579 #define CONFIG_LOADADDR         1000000
580
581 #define CONFIG_EXTRA_ENV_SETTINGS                               \
582 "hwconfig=fsl_ddr:ctlr_intlv=bank,bank_intlv=cs0_cs1,ecc=off\0"         \
583 "netdev=eth0\0"                                         \
584 "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"                             \
585 "tftpflash=tftpboot $loadaddr $uboot; "                 \
586         "protect off " __stringify(CONFIG_SYS_TEXT_BASE)        \
587                 " +$filesize; " \
588         "erase " __stringify(CONFIG_SYS_TEXT_BASE)              \
589                 " +$filesize; " \
590         "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE)     \
591                 " $filesize; "  \
592         "protect on " __stringify(CONFIG_SYS_TEXT_BASE)         \
593                 " +$filesize; " \
594         "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE)    \
595                 " $filesize\0"  \
596 "consoledev=ttyS0\0"                            \
597 "ramdiskaddr=2000000\0"                 \
598 "ramdiskfile=8572ds/ramdisk.uboot\0"            \
599 "fdtaddr=1e00000\0"                             \
600 "fdtfile=8572ds/mpc8572ds.dtb\0"                \
601 "bdev=sda3\0"
602
603 #define CONFIG_HDBOOT                           \
604  "setenv bootargs root=/dev/$bdev rw "          \
605  "console=$consoledev,$baudrate $othbootargs;"  \
606  "tftp $loadaddr $bootfile;"                    \
607  "tftp $fdtaddr $fdtfile;"                      \
608  "bootm $loadaddr - $fdtaddr"
609
610 #define CONFIG_NFSBOOTCOMMAND           \
611  "setenv bootargs root=/dev/nfs rw "    \
612  "nfsroot=$serverip:$rootpath "         \
613  "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
614  "console=$consoledev,$baudrate $othbootargs;"  \
615  "tftp $loadaddr $bootfile;"            \
616  "tftp $fdtaddr $fdtfile;"              \
617  "bootm $loadaddr - $fdtaddr"
618
619 #define CONFIG_RAMBOOTCOMMAND           \
620  "setenv bootargs root=/dev/ram rw "    \
621  "console=$consoledev,$baudrate $othbootargs;"  \
622  "tftp $ramdiskaddr $ramdiskfile;"      \
623  "tftp $loadaddr $bootfile;"            \
624  "tftp $fdtaddr $fdtfile;"              \
625  "bootm $loadaddr $ramdiskaddr $fdtaddr"
626
627 #define CONFIG_BOOTCOMMAND              CONFIG_HDBOOT
628
629 #endif  /* __CONFIG_H */