sunxi: Add support for using MII phy-s with the GMAC nic
[oweals/u-boot.git] / include / configs / MPC8555CDS.h
1 /*
2  * Copyright 2004, 2011 Freescale Semiconductor.
3  *
4  * SPDX-License-Identifier:     GPL-2.0+
5  */
6
7 /*
8  * mpc8555cds board configuration file
9  *
10  * Please refer to doc/README.mpc85xxcds for more info.
11  *
12  */
13 #ifndef __CONFIG_H
14 #define __CONFIG_H
15
16 /* High Level Configuration Options */
17 #define CONFIG_BOOKE            1       /* BOOKE */
18 #define CONFIG_E500             1       /* BOOKE e500 family */
19 #define CONFIG_CPM2             1       /* has CPM2 */
20 #define CONFIG_MPC8555          1       /* MPC8555 specific */
21 #define CONFIG_MPC8555CDS       1       /* MPC8555CDS board specific */
22
23 #define CONFIG_SYS_TEXT_BASE    0xfff80000
24
25 #define CONFIG_PCI
26 #define CONFIG_PCI_INDIRECT_BRIDGE
27 #define CONFIG_SYS_PCI_64BIT    1       /* enable 64-bit PCI resources */
28 #define CONFIG_TSEC_ENET                /* tsec ethernet support */
29 #define CONFIG_ENV_OVERWRITE
30 #define CONFIG_FSL_LAW          1       /* Use common FSL init code */
31
32 #define CONFIG_FSL_VIA
33
34
35 #ifndef __ASSEMBLY__
36 extern unsigned long get_clock_freq(void);
37 #endif
38 #define CONFIG_SYS_CLK_FREQ     get_clock_freq() /* sysclk for MPC85xx */
39
40 /*
41  * These can be toggled for performance analysis, otherwise use default.
42  */
43 #define CONFIG_L2_CACHE                     /* toggle L2 cache  */
44 #define CONFIG_BTB                          /* toggle branch predition */
45
46 #define CONFIG_SYS_MEMTEST_START        0x00200000      /* memtest works on */
47 #define CONFIG_SYS_MEMTEST_END          0x00400000
48
49 #define CONFIG_SYS_CCSRBAR              0xe0000000
50 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
51
52 /* DDR Setup */
53 #define CONFIG_SYS_FSL_DDR1
54 #define CONFIG_SPD_EEPROM               /* Use SPD EEPROM for DDR setup*/
55 #define CONFIG_DDR_SPD
56 #undef CONFIG_FSL_DDR_INTERACTIVE
57
58 #define CONFIG_MEM_INIT_VALUE           0xDeadBeef
59
60 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000      /* DDR is system memory*/
61 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
62
63 #define CONFIG_NUM_DDR_CONTROLLERS      1
64 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
65 #define CONFIG_CHIP_SELECTS_PER_CTRL    (2 * CONFIG_DIMM_SLOTS_PER_CTLR)
66
67 /* I2C addresses of SPD EEPROMs */
68 #define SPD_EEPROM_ADDRESS      0x51    /* CTLR 0 DIMM 0 */
69
70 /* Make sure required options are set */
71 #ifndef CONFIG_SPD_EEPROM
72 #error ("CONFIG_SPD_EEPROM is required by MPC85555CDS")
73 #endif
74
75 #undef CONFIG_CLOCKS_IN_MHZ
76
77 /*
78  * Local Bus Definitions
79  */
80
81 /*
82  * FLASH on the Local Bus
83  * Two banks, 8M each, using the CFI driver.
84  * Boot from BR0/OR0 bank at 0xff00_0000
85  * Alternate BR1/OR1 bank at 0xff80_0000
86  *
87  * BR0, BR1:
88  *    Base address 0 = 0xff00_0000 = BR0[0:16] = 1111 1111 0000 0000 0
89  *    Base address 1 = 0xff80_0000 = BR1[0:16] = 1111 1111 1000 0000 0
90  *    Port Size = 16 bits = BRx[19:20] = 10
91  *    Use GPCM = BRx[24:26] = 000
92  *    Valid = BRx[31] = 1
93  *
94  * 0    4    8    12   16   20   24   28
95  * 1111 1111 1000 0000 0001 0000 0000 0001 = ff801001    BR0
96  * 1111 1111 0000 0000 0001 0000 0000 0001 = ff001001    BR1
97  *
98  * OR0, OR1:
99  *    Addr Mask = 8M = ORx[0:16] = 1111 1111 1000 0000 0
100  *    Reserved ORx[17:18] = 11, confusion here?
101  *    CSNT = ORx[20] = 1
102  *    ACS = half cycle delay = ORx[21:22] = 11
103  *    SCY = 6 = ORx[24:27] = 0110
104  *    TRLX = use relaxed timing = ORx[29] = 1
105  *    EAD = use external address latch delay = OR[31] = 1
106  *
107  * 0    4    8    12   16   20   24   28
108  * 1111 1111 1000 0000 0110 1110 0110 0101 = ff806e65    ORx
109  */
110
111 #define CONFIG_SYS_FLASH_BASE           0xff000000      /* start of FLASH 8M */
112
113 #define CONFIG_SYS_BR0_PRELIM           0xff801001
114 #define CONFIG_SYS_BR1_PRELIM           0xff001001
115
116 #define CONFIG_SYS_OR0_PRELIM           0xff806e65
117 #define CONFIG_SYS_OR1_PRELIM           0xff806e65
118
119 #define CONFIG_SYS_FLASH_BANKS_LIST     {0xff800000, CONFIG_SYS_FLASH_BASE}
120 #define CONFIG_SYS_MAX_FLASH_BANKS      2               /* number of banks */
121 #define CONFIG_SYS_MAX_FLASH_SECT       128             /* sectors per device */
122 #undef  CONFIG_SYS_FLASH_CHECKSUM
123 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
124 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
125
126 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
127
128 #define CONFIG_FLASH_CFI_DRIVER
129 #define CONFIG_SYS_FLASH_CFI
130 #define CONFIG_SYS_FLASH_EMPTY_INFO
131
132
133 /*
134  * SDRAM on the Local Bus
135  */
136 #define CONFIG_SYS_LBC_SDRAM_BASE       0xf0000000      /* Localbus SDRAM */
137 #define CONFIG_SYS_LBC_SDRAM_SIZE       64              /* LBC SDRAM is 64MB */
138
139 /*
140  * Base Register 2 and Option Register 2 configure SDRAM.
141  * The SDRAM base address, CONFIG_SYS_LBC_SDRAM_BASE, is 0xf0000000.
142  *
143  * For BR2, need:
144  *    Base address of 0xf0000000 = BR[0:16] = 1111 0000 0000 0000 0
145  *    port-size = 32-bits = BR2[19:20] = 11
146  *    no parity checking = BR2[21:22] = 00
147  *    SDRAM for MSEL = BR2[24:26] = 011
148  *    Valid = BR[31] = 1
149  *
150  * 0    4    8    12   16   20   24   28
151  * 1111 0000 0000 0000 0001 1000 0110 0001 = f0001861
152  *
153  * FIXME: CONFIG_SYS_LBC_SDRAM_BASE should be masked and OR'ed into
154  * FIXME: the top 17 bits of BR2.
155  */
156
157 #define CONFIG_SYS_BR2_PRELIM          0xf0001861
158
159 /*
160  * The SDRAM size in MB, CONFIG_SYS_LBC_SDRAM_SIZE, is 64.
161  *
162  * For OR2, need:
163  *    64MB mask for AM, OR2[0:7] = 1111 1100
164  *                 XAM, OR2[17:18] = 11
165  *    9 columns OR2[19-21] = 010
166  *    13 rows   OR2[23-25] = 100
167  *    EAD set for extra time OR[31] = 1
168  *
169  * 0    4    8    12   16   20   24   28
170  * 1111 1100 0000 0000 0110 1001 0000 0001 = fc006901
171  */
172
173 #define CONFIG_SYS_OR2_PRELIM           0xfc006901
174
175 #define CONFIG_SYS_LBC_LCRR             0x00030004    /* LB clock ratio reg */
176 #define CONFIG_SYS_LBC_LBCR             0x00000000    /* LB config reg */
177 #define CONFIG_SYS_LBC_LSRT             0x20000000  /* LB sdram refresh timer */
178 #define CONFIG_SYS_LBC_MRTPR            0x00000000  /* LB refresh timer prescal*/
179
180 /*
181  * Common settings for all Local Bus SDRAM commands.
182  * At run time, either BSMA1516 (for CPU 1.1)
183  *                  or BSMA1617 (for CPU 1.0) (old)
184  * is OR'ed in too.
185  */
186 #define CONFIG_SYS_LBC_LSDMR_COMMON     ( LSDMR_RFCR16          \
187                                 | LSDMR_PRETOACT7       \
188                                 | LSDMR_ACTTORW7        \
189                                 | LSDMR_BL8             \
190                                 | LSDMR_WRC4            \
191                                 | LSDMR_CL3             \
192                                 | LSDMR_RFEN            \
193                                 )
194
195 /*
196  * The CADMUS registers are connected to CS3 on CDS.
197  * The new memory map places CADMUS at 0xf8000000.
198  *
199  * For BR3, need:
200  *    Base address of 0xf8000000 = BR[0:16] = 1111 1000 0000 0000 0
201  *    port-size = 8-bits  = BR[19:20] = 01
202  *    no parity checking  = BR[21:22] = 00
203  *    GPMC for MSEL       = BR[24:26] = 000
204  *    Valid               = BR[31]    = 1
205  *
206  * 0    4    8    12   16   20   24   28
207  * 1111 1000 0000 0000 0000 1000 0000 0001 = f8000801
208  *
209  * For OR3, need:
210  *    1 MB mask for AM,   OR[0:16]  = 1111 1111 1111 0000 0
211  *    disable buffer ctrl OR[19]    = 0
212  *    CSNT                OR[20]    = 1
213  *    ACS                 OR[21:22] = 11
214  *    XACS                OR[23]    = 1
215  *    SCY 15 wait states  OR[24:27] = 1111      max is suboptimal but safe
216  *    SETA                OR[28]    = 0
217  *    TRLX                OR[29]    = 1
218  *    EHTR                OR[30]    = 1
219  *    EAD extra time      OR[31]    = 1
220  *
221  * 0    4    8    12   16   20   24   28
222  * 1111 1111 1111 0000 0000 1111 1111 0111 = fff00ff7
223  */
224
225 #define CONFIG_FSL_CADMUS
226
227 #define CADMUS_BASE_ADDR 0xf8000000
228 #define CONFIG_SYS_BR3_PRELIM   0xf8000801
229 #define CONFIG_SYS_OR3_PRELIM   0xfff00ff7
230
231 #define CONFIG_SYS_INIT_RAM_LOCK        1
232 #define CONFIG_SYS_INIT_RAM_ADDR        0xe4010000      /* Initial RAM address */
233 #define CONFIG_SYS_INIT_RAM_SIZE        0x4000      /* Size of used area in RAM */
234
235 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
236 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
237
238 #define CONFIG_SYS_MONITOR_LEN          (256 * 1024) /* Reserve 256 kB for Mon */
239 #define CONFIG_SYS_MALLOC_LEN           (128 * 1024)    /* Reserved for malloc */
240
241 /* Serial Port */
242 #define CONFIG_CONS_INDEX     2
243 #define CONFIG_SYS_NS16550
244 #define CONFIG_SYS_NS16550_SERIAL
245 #define CONFIG_SYS_NS16550_REG_SIZE    1
246 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
247
248 #define CONFIG_SYS_BAUDRATE_TABLE  \
249         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
250
251 #define CONFIG_SYS_NS16550_COM1        (CONFIG_SYS_CCSRBAR+0x4500)
252 #define CONFIG_SYS_NS16550_COM2        (CONFIG_SYS_CCSRBAR+0x4600)
253
254 /* Use the HUSH parser */
255 #define CONFIG_SYS_HUSH_PARSER
256 #ifdef  CONFIG_SYS_HUSH_PARSER
257 #endif
258
259 /* pass open firmware flat tree */
260 #define CONFIG_OF_LIBFDT                1
261 #define CONFIG_OF_BOARD_SETUP           1
262 #define CONFIG_OF_STDOUT_VIA_ALIAS      1
263
264 /*
265  * I2C
266  */
267 #define CONFIG_SYS_I2C
268 #define CONFIG_SYS_I2C_FSL
269 #define CONFIG_SYS_FSL_I2C_SPEED        400000
270 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
271 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
272 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x69} }
273
274 /* EEPROM */
275 #define CONFIG_ID_EEPROM
276 #define CONFIG_SYS_I2C_EEPROM_CCID
277 #define CONFIG_SYS_ID_EEPROM
278 #define CONFIG_SYS_I2C_EEPROM_ADDR     0x57
279 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 2
280
281 /*
282  * General PCI
283  * Addresses are mapped 1-1.
284  */
285 #define CONFIG_SYS_PCI1_MEM_VIRT        0x80000000
286 #define CONFIG_SYS_PCI1_MEM_BUS 0x80000000
287 #define CONFIG_SYS_PCI1_MEM_PHYS        0x80000000
288 #define CONFIG_SYS_PCI1_MEM_SIZE        0x20000000      /* 512M */
289 #define CONFIG_SYS_PCI1_IO_VIRT 0xe2000000
290 #define CONFIG_SYS_PCI1_IO_BUS  0x00000000
291 #define CONFIG_SYS_PCI1_IO_PHYS 0xe2000000
292 #define CONFIG_SYS_PCI1_IO_SIZE 0x00100000      /* 1M */
293
294 #define CONFIG_SYS_PCI2_MEM_VIRT        0xa0000000
295 #define CONFIG_SYS_PCI2_MEM_BUS 0xa0000000
296 #define CONFIG_SYS_PCI2_MEM_PHYS        0xa0000000
297 #define CONFIG_SYS_PCI2_MEM_SIZE        0x20000000      /* 512M */
298 #define CONFIG_SYS_PCI2_IO_VIRT 0xe2100000
299 #define CONFIG_SYS_PCI2_IO_BUS  0x00000000
300 #define CONFIG_SYS_PCI2_IO_PHYS 0xe2100000
301 #define CONFIG_SYS_PCI2_IO_SIZE 0x00100000      /* 1M */
302
303 #ifdef CONFIG_LEGACY
304 #define BRIDGE_ID 17
305 #define VIA_ID 2
306 #else
307 #define BRIDGE_ID 28
308 #define VIA_ID 4
309 #endif
310
311 #if defined(CONFIG_PCI)
312
313 #define CONFIG_PCI_PNP                  /* do pci plug-and-play */
314 #define CONFIG_MPC85XX_PCI2
315
316 #undef CONFIG_EEPRO100
317 #undef CONFIG_TULIP
318
319 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup */
320 #define CONFIG_SYS_PCI_SUBSYS_VENDORID 0x1057  /* Motorola */
321
322 #endif  /* CONFIG_PCI */
323
324
325 #if defined(CONFIG_TSEC_ENET)
326
327 #define CONFIG_MII              1       /* MII PHY management */
328 #define CONFIG_TSEC1    1
329 #define CONFIG_TSEC1_NAME       "TSEC0"
330 #define CONFIG_TSEC2    1
331 #define CONFIG_TSEC2_NAME       "TSEC1"
332 #define TSEC1_PHY_ADDR          0
333 #define TSEC2_PHY_ADDR          1
334 #define TSEC1_PHYIDX            0
335 #define TSEC2_PHYIDX            0
336 #define TSEC1_FLAGS             TSEC_GIGABIT
337 #define TSEC2_FLAGS             TSEC_GIGABIT
338
339 /* Options are: TSEC[0-1] */
340 #define CONFIG_ETHPRIME         "TSEC0"
341
342 #endif  /* CONFIG_TSEC_ENET */
343
344 /*
345  * Environment
346  */
347 #define CONFIG_ENV_IS_IN_FLASH  1
348 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE + 0x40000)
349 #define CONFIG_ENV_SECT_SIZE    0x40000 /* 256K(one sector) for env */
350 #define CONFIG_ENV_SIZE         0x2000
351
352 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
353 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
354
355 /*
356  * BOOTP options
357  */
358 #define CONFIG_BOOTP_BOOTFILESIZE
359 #define CONFIG_BOOTP_BOOTPATH
360 #define CONFIG_BOOTP_GATEWAY
361 #define CONFIG_BOOTP_HOSTNAME
362
363
364 /*
365  * Command line configuration.
366  */
367 #include <config_cmd_default.h>
368
369 #define CONFIG_CMD_PING
370 #define CONFIG_CMD_I2C
371 #define CONFIG_CMD_MII
372 #define CONFIG_CMD_ELF
373 #define CONFIG_CMD_IRQ
374 #define CONFIG_CMD_SETEXPR
375 #define CONFIG_CMD_REGINFO
376
377 #if defined(CONFIG_PCI)
378     #define CONFIG_CMD_PCI
379 #endif
380
381
382 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
383
384 /*
385  * Miscellaneous configurable options
386  */
387 #define CONFIG_SYS_LONGHELP                     /* undef to save memory */
388 #define CONFIG_CMDLINE_EDITING                  /* Command-line editing */
389 #define CONFIG_AUTO_COMPLETE                    /* add autocompletion support */
390 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
391 #if defined(CONFIG_CMD_KGDB)
392 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size */
393 #else
394 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size */
395 #endif
396 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
397 #define CONFIG_SYS_MAXARGS      16              /* max number of command args */
398 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size */
399
400 /*
401  * For booting Linux, the board info and command line data
402  * have to be in the first 64 MB of memory, since this is
403  * the maximum mapped by the Linux kernel during initialization.
404  */
405 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory map for Linux*/
406 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
407
408 #if defined(CONFIG_CMD_KGDB)
409 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
410 #endif
411
412 /*
413  * Environment Configuration
414  */
415
416 /* The mac addresses for all ethernet interface */
417 #if defined(CONFIG_TSEC_ENET)
418 #define CONFIG_HAS_ETH0
419 #define CONFIG_ETHADDR   00:E0:0C:00:00:FD
420 #define CONFIG_HAS_ETH1
421 #define CONFIG_ETH1ADDR  00:E0:0C:00:01:FD
422 #define CONFIG_HAS_ETH2
423 #define CONFIG_ETH2ADDR  00:E0:0C:00:02:FD
424 #endif
425
426 #define CONFIG_IPADDR    192.168.1.253
427
428 #define CONFIG_HOSTNAME  unknown
429 #define CONFIG_ROOTPATH  "/nfsroot"
430 #define CONFIG_BOOTFILE  "your.uImage"
431
432 #define CONFIG_SERVERIP  192.168.1.1
433 #define CONFIG_GATEWAYIP 192.168.1.1
434 #define CONFIG_NETMASK   255.255.255.0
435
436 #define CONFIG_LOADADDR  200000   /*default location for tftp and bootm*/
437
438 #define CONFIG_BOOTDELAY 10       /* -1 disables auto-boot */
439 #undef  CONFIG_BOOTARGS           /* the boot command will set bootargs*/
440
441 #define CONFIG_BAUDRATE 115200
442
443 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
444    "netdev=eth0\0"                                                      \
445    "consoledev=ttyS1\0"                                                 \
446    "ramdiskaddr=600000\0"                                               \
447    "ramdiskfile=your.ramdisk.u-boot\0"                                  \
448    "fdtaddr=400000\0"                                                   \
449    "fdtfile=your.fdt.dtb\0"
450
451 #define CONFIG_NFSBOOTCOMMAND                                           \
452    "setenv bootargs root=/dev/nfs rw "                                  \
453       "nfsroot=$serverip:$rootpath "                                    \
454       "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
455       "console=$consoledev,$baudrate $othbootargs;"                     \
456    "tftp $loadaddr $bootfile;"                                          \
457    "tftp $fdtaddr $fdtfile;"                                            \
458    "bootm $loadaddr - $fdtaddr"
459
460 #define CONFIG_RAMBOOTCOMMAND \
461    "setenv bootargs root=/dev/ram rw "                                  \
462       "console=$consoledev,$baudrate $othbootargs;"                     \
463    "tftp $ramdiskaddr $ramdiskfile;"                                    \
464    "tftp $loadaddr $bootfile;"                                          \
465    "bootm $loadaddr $ramdiskaddr"
466
467 #define CONFIG_BOOTCOMMAND  CONFIG_NFSBOOTCOMMAND
468
469 #endif  /* __CONFIG_H */