at91: Introduction of at91sam9g45 SOC.
[oweals/u-boot.git] / include / configs / MPC8360EMDS.h
1 /*
2  * Copyright (C) 2006 Freescale Semiconductor, Inc.
3  *
4  * Dave Liu <daveliu@freescale.com>
5  *
6  * This program is free software; you can redistribute it and/or
7  * modify it under the terms of the GNU General Public License as
8  * published by the Free Software Foundation; either version 2 of
9  * the License, or (at your option) any later version.
10  *
11  * This program is distributed in the hope that it will be useful,
12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
14  * GNU General Public License for more details.
15  *
16  * You should have received a copy of the GNU General Public License
17  * along with this program; if not, write to the Free Software
18  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
19  * MA 02111-1307 USA
20  */
21
22 #ifndef __CONFIG_H
23 #define __CONFIG_H
24
25 /*
26  * High Level Configuration Options
27  */
28 #define CONFIG_E300             1 /* E300 family */
29 #define CONFIG_QE               1 /* Has QE */
30 #define CONFIG_MPC83xx          1 /* MPC83xx family */
31 #define CONFIG_MPC8360          1 /* MPC8360 CPU specific */
32 #define CONFIG_MPC8360EMDS      1 /* MPC8360EMDS board specific */
33 #undef CONFIG_PQ_MDS_PIB /* POWERQUICC MDS Platform IO Board */
34 #undef CONFIG_PQ_MDS_PIB_ATM /* QOC3 ATM card */
35
36 /*
37  * System Clock Setup
38  */
39 #ifdef CONFIG_PCISLAVE
40 #define CONFIG_83XX_PCICLK      66000000 /* in HZ */
41 #else
42 #define CONFIG_83XX_CLKIN       66000000 /* in Hz */
43 #endif
44
45 #ifndef CONFIG_SYS_CLK_FREQ
46 #define CONFIG_SYS_CLK_FREQ     66000000
47 #endif
48
49 /*
50  * Hardware Reset Configuration Word
51  */
52 #define CONFIG_SYS_HRCW_LOW (\
53         HRCWL_LCL_BUS_TO_SCB_CLK_1X1 |\
54         HRCWL_DDR_TO_SCB_CLK_1X1 |\
55         HRCWL_CSB_TO_CLKIN_4X1 |\
56         HRCWL_VCO_1X2 |\
57         HRCWL_CE_PLL_VCO_DIV_4 |\
58         HRCWL_CE_PLL_DIV_1X1 |\
59         HRCWL_CE_TO_PLL_1X6 |\
60         HRCWL_CORE_TO_CSB_2X1)
61
62 #ifdef CONFIG_PCISLAVE
63 #define CONFIG_SYS_HRCW_HIGH (\
64         HRCWH_PCI_AGENT |\
65         HRCWH_PCI1_ARBITER_DISABLE |\
66         HRCWH_PCICKDRV_DISABLE |\
67         HRCWH_CORE_ENABLE |\
68         HRCWH_FROM_0XFFF00100 |\
69         HRCWH_BOOTSEQ_DISABLE |\
70         HRCWH_SW_WATCHDOG_DISABLE |\
71         HRCWH_ROM_LOC_LOCAL_16BIT)
72 #else
73 #define CONFIG_SYS_HRCW_HIGH (\
74         HRCWH_PCI_HOST |\
75         HRCWH_PCI1_ARBITER_ENABLE |\
76         HRCWH_PCICKDRV_ENABLE |\
77         HRCWH_CORE_ENABLE |\
78         HRCWH_FROM_0X00000100 |\
79         HRCWH_BOOTSEQ_DISABLE |\
80         HRCWH_SW_WATCHDOG_DISABLE |\
81         HRCWH_ROM_LOC_LOCAL_16BIT)
82 #endif
83
84 /*
85  * System IO Config
86  */
87 #define CONFIG_SYS_SICRH                0x00000000
88 #define CONFIG_SYS_SICRL                0x40000000
89
90 #define CONFIG_BOARD_EARLY_INIT_F /* call board_pre_init */
91 #define CONFIG_BOARD_EARLY_INIT_R
92
93 /*
94  * IMMR new address
95  */
96 #define CONFIG_SYS_IMMR         0xE0000000
97
98 /*
99  * DDR Setup
100  */
101 #define CONFIG_SYS_DDR_BASE             0x00000000 /* DDR is system memory */
102 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_BASE
103 #define CONFIG_SYS_SDRAM_BASE2          (CONFIG_SYS_SDRAM_BASE + 0x10000000) /* + 256M */
104 #define CONFIG_SYS_DDR_SDRAM_BASE       CONFIG_SYS_DDR_BASE
105 #define CONFIG_SYS_DDR_SDRAM_CLK_CNTL   (DDR_SDRAM_CLK_CNTL_SS_EN | \
106                                 DDR_SDRAM_CLK_CNTL_CLK_ADJUST_05)
107
108 #define CONFIG_SYS_83XX_DDR_USES_CS0
109
110 #define CONFIG_DDR_ECC          /* support DDR ECC function */
111 #define CONFIG_DDR_ECC_CMD      /* Use DDR ECC user commands */
112
113 /*
114  * DDRCDR - DDR Control Driver Register
115  */
116 #define CONFIG_SYS_DDRCDR_VALUE 0x80080001
117
118 #define CONFIG_SPD_EEPROM       /* Use SPD EEPROM for DDR setup */
119 #if defined(CONFIG_SPD_EEPROM)
120 /*
121  * Determine DDR configuration from I2C interface.
122  */
123 #define SPD_EEPROM_ADDRESS      0x52 /* DDR SODIMM */
124 #else
125 /*
126  * Manually set up DDR parameters
127  */
128 #define CONFIG_SYS_DDR_SIZE             256 /* MB */
129 #if defined(CONFIG_DDR_II)
130 #define CONFIG_SYS_DDRCDR               0x80080001
131 #define CONFIG_SYS_DDR_CS0_BNDS 0x0000000f
132 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80330102
133 #define CONFIG_SYS_DDR_TIMING_0 0x00220802
134 #define CONFIG_SYS_DDR_TIMING_1 0x38357322
135 #define CONFIG_SYS_DDR_TIMING_2 0x2f9048c8
136 #define CONFIG_SYS_DDR_TIMING_3 0x00000000
137 #define CONFIG_SYS_DDR_CLK_CNTL 0x02000000
138 #define CONFIG_SYS_DDR_MODE             0x47d00432
139 #define CONFIG_SYS_DDR_MODE2            0x8000c000
140 #define CONFIG_SYS_DDR_INTERVAL 0x03cf0080
141 #define CONFIG_SYS_DDR_SDRAM_CFG        0x43000000
142 #define CONFIG_SYS_DDR_SDRAM_CFG2       0x00401000
143 #else
144 #define CONFIG_SYS_DDR_CONFIG (CSCONFIG_EN | CSCONFIG_ROW_BIT_13 | CSCONFIG_COL_BIT_9)
145 #define CONFIG_SYS_DDR_TIMING_1 0x37344321 /* tCL-tRCD-tRP-tRAS=2.5-3-3-7 */
146 #define CONFIG_SYS_DDR_TIMING_2 0x00000800 /* may need tuning */
147 #define CONFIG_SYS_DDR_CONTROL          0x42008000 /* Self refresh,2T timing */
148 #define CONFIG_SYS_DDR_MODE             0x20000162 /* DLL,normal,seq,4/2.5 */
149 #define CONFIG_SYS_DDR_INTERVAL 0x045b0100 /* page mode */
150 #endif
151 #endif
152
153 /*
154  * Memory test
155  */
156 #undef CONFIG_SYS_DRAM_TEST             /* memory test, takes time */
157 #define CONFIG_SYS_MEMTEST_START        0x00000000 /* memtest region */
158 #define CONFIG_SYS_MEMTEST_END          0x00100000
159
160 /*
161  * The reserved memory
162  */
163
164 #define CONFIG_SYS_MONITOR_BASE TEXT_BASE /* start of monitor */
165
166 #if (CONFIG_SYS_MONITOR_BASE < CONFIG_SYS_FLASH_BASE)
167 #define CONFIG_SYS_RAMBOOT
168 #else
169 #undef  CONFIG_SYS_RAMBOOT
170 #endif
171
172 /* CONFIG_SYS_MONITOR_LEN must be a multiple of CONFIG_ENV_SECT_SIZE */
173 #define CONFIG_SYS_MONITOR_LEN          (256 * 1024) /* Reserve 256 kB for Mon */
174 #define CONFIG_SYS_MALLOC_LEN           (128 * 1024) /* Reserved for malloc */
175
176 /*
177  * Initial RAM Base Address Setup
178  */
179 #define CONFIG_SYS_INIT_RAM_LOCK        1
180 #define CONFIG_SYS_INIT_RAM_ADDR        0xE6000000 /* Initial RAM address */
181 #define CONFIG_SYS_INIT_RAM_END 0x1000 /* End of used area in RAM */
182 #define CONFIG_SYS_GBL_DATA_SIZE        0x100 /* num bytes initial data */
183 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_END - CONFIG_SYS_GBL_DATA_SIZE)
184
185 /*
186  * Local Bus Configuration & Clock Setup
187  */
188 #define CONFIG_SYS_LCRR         (LCRR_DBYP | LCRR_CLKDIV_4)
189 #define CONFIG_SYS_LBC_LBCR             0x00000000
190
191 /*
192  * FLASH on the Local Bus
193  */
194 #define CONFIG_SYS_FLASH_CFI            /* use the Common Flash Interface */
195 #define CONFIG_FLASH_CFI_DRIVER /* use the CFI driver */
196 #define CONFIG_SYS_FLASH_BASE           0xFE000000 /* FLASH base address */
197 #define CONFIG_SYS_FLASH_SIZE           32 /* max FLASH size is 32M */
198 #define CONFIG_SYS_FLASH_PROTECTION     1               /* Use h/w Flash protection. */
199 #define CONFIG_FLASH_SHOW_PROGRESS 45 /* count down from 45/5: 9..1 */
200
201 #define CONFIG_SYS_LBLAWBAR0_PRELIM     CONFIG_SYS_FLASH_BASE /* Window base at flash base */
202 #define CONFIG_SYS_LBLAWAR0_PRELIM      0x80000018 /* 32MB window size */
203
204 #define CONFIG_SYS_BR0_PRELIM   (CONFIG_SYS_FLASH_BASE | /* Flash Base address */ \
205                         (2 << BR_PS_SHIFT) | /* 16 bit port size */ \
206                         BR_V)   /* valid */
207 #define CONFIG_SYS_OR0_PRELIM           ((~(CONFIG_SYS_FLASH_SIZE - 1) << 20) | OR_UPM_XAM | \
208                                 OR_GPCM_CSNT | OR_GPCM_ACS_DIV2 | OR_GPCM_XACS | OR_GPCM_SCY_15 | \
209                                 OR_GPCM_TRLX | OR_GPCM_EHTR | OR_GPCM_EAD)
210
211 #define CONFIG_SYS_MAX_FLASH_BANKS      1 /* number of banks */
212 #define CONFIG_SYS_MAX_FLASH_SECT       256 /* max sectors per device */
213
214 #undef  CONFIG_SYS_FLASH_CHECKSUM
215
216 /*
217  * BCSR on the Local Bus
218  */
219 #define CONFIG_SYS_BCSR         0xF8000000
220 #define CONFIG_SYS_LBLAWBAR1_PRELIM     CONFIG_SYS_BCSR /* Access window base at BCSR base */
221 #define CONFIG_SYS_LBLAWAR1_PRELIM      0x8000000F /* Access window size 64K */
222
223 #define CONFIG_SYS_BR1_PRELIM           (CONFIG_SYS_BCSR|0x00000801) /* Port size=8bit, MSEL=GPCM */
224 #define CONFIG_SYS_OR1_PRELIM           0xFFFFE9f7 /* length 32K */
225
226 /*
227  * SDRAM on the Local Bus
228  */
229 #define CONFIG_SYS_LBC_SDRAM_BASE       0xF0000000      /* SDRAM base address */
230 #define CONFIG_SYS_LBC_SDRAM_SIZE       64              /* LBC SDRAM is 64MB */
231
232 #define CONFIG_SYS_LB_SDRAM             /* if board has SRDAM on local bus */
233
234 #ifdef CONFIG_SYS_LB_SDRAM
235 #define CONFIG_SYS_LBLAWBAR2            0
236 #define CONFIG_SYS_LBLAWAR2             0x80000019 /* 64MB */
237
238 /*local bus BR2, OR2 definition for SDRAM if soldered on the EPB board */
239 /*
240  * Base Register 2 and Option Register 2 configure SDRAM.
241  *
242  * For BR2, need:
243  *    Base address = BR[0:16] = dynamic
244  *    port size = 32-bits = BR2[19:20] = 11
245  *    no parity checking = BR2[21:22] = 00
246  *    SDRAM for MSEL = BR2[24:26] = 011
247  *    Valid = BR[31] = 1
248  *
249  * 0    4    8    12   16   20   24   28
250  * xxxx xxxx xxxx xxxx x001 1000 0110 0001 = 00001861
251  */
252
253 #define CONFIG_SYS_BR2          0x00001861 /*Port size=32bit, MSEL=SDRAM */
254
255 /*
256  * The SDRAM size in MB, CONFIG_SYS_LBC_SDRAM_SIZE, is 64.
257  *
258  * For OR2, need:
259  *    64MB mask for AM, OR2[0:7] = 1111 1100
260  *                 XAM, OR2[17:18] = 11
261  *    9 columns OR2[19-21] = 010
262  *    13 rows   OR2[23-25] = 100
263  *    EAD set for extra time OR[31] = 1
264  *
265  * 0    4    8    12   16   20   24   28
266  * 1111 1100 0000 0000 0110 1001 0000 0001 = fc006901
267  */
268
269 #define CONFIG_SYS_OR2          0xfc006901
270
271 #define CONFIG_SYS_LBC_LSRT     0x32000000 /* LB sdram refresh timer, about 6us */
272 #define CONFIG_SYS_LBC_MRTPR    0x20000000 /* LB refresh timer prescal, 266MHz/32 */
273
274 #define CONFIG_SYS_LBC_LSDMR_COMMON     0x0063b723
275
276 /*
277  * SDRAM Controller configuration sequence.
278  */
279 #define CONFIG_SYS_LBC_LSDMR_1  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_PCHALL)
280 #define CONFIG_SYS_LBC_LSDMR_2  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_ARFRSH)
281 #define CONFIG_SYS_LBC_LSDMR_3  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_ARFRSH)
282 #define CONFIG_SYS_LBC_LSDMR_4  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_MRW)
283 #define CONFIG_SYS_LBC_LSDMR_5  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_NORMAL)
284
285 #endif
286
287 /*
288  * Windows to access PIB via local bus
289  */
290 #define CONFIG_SYS_LBLAWBAR3_PRELIM     0xf8010000 /* windows base 0xf8010000 */
291 #define CONFIG_SYS_LBLAWAR3_PRELIM      0x8000000e /* windows size 32KB */
292
293 /*
294  * CS4 on Local Bus, to PIB
295  */
296 #define CONFIG_SYS_BR4_PRELIM   0xf8010801 /* CS4 base address at 0xf8010000 */
297 #define CONFIG_SYS_OR4_PRELIM   0xffffe9f7 /* size 32KB, port size 8bit, GPCM */
298
299 /*
300  * CS5 on Local Bus, to PIB
301  */
302 #define CONFIG_SYS_BR5_PRELIM   0xf8008801 /* CS5 base address at 0xf8008000 */
303 #define CONFIG_SYS_OR5_PRELIM   0xffffe9f7 /* size 32KB, port size 8bit, GPCM */
304
305 /*
306  * Serial Port
307  */
308 #define CONFIG_CONS_INDEX       1
309 #undef  CONFIG_SERIAL_SOFTWARE_FIFO
310 #define CONFIG_SYS_NS16550
311 #define CONFIG_SYS_NS16550_SERIAL
312 #define CONFIG_SYS_NS16550_REG_SIZE     1
313 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
314
315 #define CONFIG_SYS_BAUDRATE_TABLE  \
316         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
317
318 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_IMMR+0x4500)
319 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_IMMR+0x4600)
320
321 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
322 /* Use the HUSH parser */
323 #define CONFIG_SYS_HUSH_PARSER
324 #ifdef  CONFIG_SYS_HUSH_PARSER
325 #define CONFIG_SYS_PROMPT_HUSH_PS2 "> "
326 #endif
327
328 /* pass open firmware flat tree */
329 #define CONFIG_OF_LIBFDT        1
330 #define CONFIG_OF_BOARD_SETUP   1
331 #define CONFIG_OF_STDOUT_VIA_ALIAS      1
332
333 /* I2C */
334 #define CONFIG_HARD_I2C         /* I2C with hardware support */
335 #undef  CONFIG_SOFT_I2C         /* I2C bit-banged */
336 #define CONFIG_FSL_I2C
337 #define CONFIG_SYS_I2C_SPEED    400000  /* I2C speed and slave address */
338 #define CONFIG_SYS_I2C_SLAVE    0x7F
339 #define CONFIG_SYS_I2C_NOPROBES {0x52} /* Don't probe these addrs */
340 #define CONFIG_SYS_I2C_OFFSET   0x3000
341 #define CONFIG_SYS_I2C2_OFFSET 0x3100
342
343 /*
344  * Config on-board RTC
345  */
346 #define CONFIG_RTC_DS1374               /* use ds1374 rtc via i2c */
347 #define CONFIG_SYS_I2C_RTC_ADDR 0x68    /* at address 0x68 */
348
349 /*
350  * General PCI
351  * Addresses are mapped 1-1.
352  */
353 #define CONFIG_SYS_PCI_MEM_BASE 0x80000000
354 #define CONFIG_SYS_PCI_MEM_PHYS CONFIG_SYS_PCI_MEM_BASE
355 #define CONFIG_SYS_PCI_MEM_SIZE 0x10000000 /* 256M */
356 #define CONFIG_SYS_PCI_MMIO_BASE        0x90000000
357 #define CONFIG_SYS_PCI_MMIO_PHYS        CONFIG_SYS_PCI_MMIO_BASE
358 #define CONFIG_SYS_PCI_MMIO_SIZE        0x10000000 /* 256M */
359 #define CONFIG_SYS_PCI_IO_BASE          0x00000000
360 #define CONFIG_SYS_PCI_IO_PHYS          0xE0300000
361 #define CONFIG_SYS_PCI_IO_SIZE          0x100000 /* 1M */
362
363 #define CONFIG_SYS_PCI_SLV_MEM_LOCAL    CONFIG_SYS_SDRAM_BASE
364 #define CONFIG_SYS_PCI_SLV_MEM_BUS      0x00000000
365 #define CONFIG_SYS_PCI_SLV_MEM_SIZE     0x80000000
366
367
368 #ifdef CONFIG_PCI
369
370 #define CONFIG_NET_MULTI
371 #define CONFIG_PCI_PNP          /* do pci plug-and-play */
372
373 #undef CONFIG_EEPRO100
374 #undef CONFIG_PCI_SCAN_SHOW     /* show pci devices on startup */
375 #define CONFIG_SYS_PCI_SUBSYS_VENDORID 0x1957   /* Freescale */
376
377 #endif  /* CONFIG_PCI */
378
379
380 #ifndef CONFIG_NET_MULTI
381 #define CONFIG_NET_MULTI        1
382 #endif
383
384 /*
385  * QE UEC ethernet configuration
386  */
387 #define CONFIG_UEC_ETH
388 #define CONFIG_ETHPRIME         "FSL UEC0"
389 #define CONFIG_PHY_MODE_NEED_CHANGE
390
391 #define CONFIG_UEC_ETH1         /* GETH1 */
392
393 #ifdef CONFIG_UEC_ETH1
394 #define CONFIG_SYS_UEC1_UCC_NUM 0       /* UCC1 */
395 #define CONFIG_SYS_UEC1_RX_CLK          QE_CLK_NONE
396 #define CONFIG_SYS_UEC1_TX_CLK          QE_CLK9
397 #define CONFIG_SYS_UEC1_ETH_TYPE        GIGA_ETH
398 #define CONFIG_SYS_UEC1_PHY_ADDR        0
399 #define CONFIG_SYS_UEC1_INTERFACE_MODE ENET_1000_GMII
400 #endif
401
402 #define CONFIG_UEC_ETH2         /* GETH2 */
403
404 #ifdef CONFIG_UEC_ETH2
405 #define CONFIG_SYS_UEC2_UCC_NUM 1       /* UCC2 */
406 #define CONFIG_SYS_UEC2_RX_CLK          QE_CLK_NONE
407 #define CONFIG_SYS_UEC2_TX_CLK          QE_CLK4
408 #define CONFIG_SYS_UEC2_ETH_TYPE        GIGA_ETH
409 #define CONFIG_SYS_UEC2_PHY_ADDR        1
410 #define CONFIG_SYS_UEC2_INTERFACE_MODE ENET_1000_GMII
411 #endif
412
413 /*
414  * Environment
415  */
416
417 #ifndef CONFIG_SYS_RAMBOOT
418         #define CONFIG_ENV_IS_IN_FLASH  1
419         #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE + CONFIG_SYS_MONITOR_LEN)
420         #define CONFIG_ENV_SECT_SIZE    0x20000
421         #define CONFIG_ENV_SIZE         0x2000
422 #else
423         #define CONFIG_SYS_NO_FLASH             1       /* Flash is not usable now */
424         #define CONFIG_ENV_IS_NOWHERE   1       /* Store ENV in memory only */
425         #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - 0x1000)
426         #define CONFIG_ENV_SIZE         0x2000
427 #endif
428
429 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
430 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
431
432 /*
433  * BOOTP options
434  */
435 #define CONFIG_BOOTP_BOOTFILESIZE
436 #define CONFIG_BOOTP_BOOTPATH
437 #define CONFIG_BOOTP_GATEWAY
438 #define CONFIG_BOOTP_HOSTNAME
439
440
441 /*
442  * Command line configuration.
443  */
444 #include <config_cmd_default.h>
445
446 #define CONFIG_CMD_PING
447 #define CONFIG_CMD_I2C
448 #define CONFIG_CMD_ASKENV
449 #define CONFIG_CMD_SDRAM
450
451 #if defined(CONFIG_PCI)
452     #define CONFIG_CMD_PCI
453 #endif
454
455 #if defined(CONFIG_SYS_RAMBOOT)
456     #undef CONFIG_CMD_SAVEENV
457     #undef CONFIG_CMD_LOADS
458 #endif
459
460
461 #undef CONFIG_WATCHDOG          /* watchdog disabled */
462
463 /*
464  * Miscellaneous configurable options
465  */
466 #define CONFIG_SYS_LONGHELP             /* undef to save memory */
467 #define CONFIG_SYS_LOAD_ADDR            0x2000000 /* default load address */
468 #define CONFIG_SYS_PROMPT               "=> "   /* Monitor Command Prompt */
469
470 #if defined(CONFIG_CMD_KGDB)
471         #define CONFIG_SYS_CBSIZE       1024 /* Console I/O Buffer Size */
472 #else
473         #define CONFIG_SYS_CBSIZE       256 /* Console I/O Buffer Size */
474 #endif
475
476 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
477 #define CONFIG_SYS_MAXARGS      16              /* max number of command args */
478 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size */
479 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1ms ticks */
480
481 /*
482  * For booting Linux, the board info and command line data
483  * have to be in the first 8 MB of memory, since this is
484  * the maximum mapped by the Linux kernel during initialization.
485  */
486 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20) /* Initial Memory map for Linux */
487
488 /*
489  * Core HID Setup
490  */
491 #define CONFIG_SYS_HID0_INIT            0x000000000
492 #define CONFIG_SYS_HID0_FINAL           HID0_ENABLE_MACHINE_CHECK
493 #define CONFIG_SYS_HID2         HID2_HBE
494
495 /*
496  * MMU Setup
497  */
498
499 #define CONFIG_HIGH_BATS        1       /* High BATs supported */
500
501 /* DDR/LBC SDRAM: cacheable */
502 #define CONFIG_SYS_IBAT0L       (CONFIG_SYS_SDRAM_BASE | BATL_PP_10 | BATL_MEMCOHERENCE)
503 #define CONFIG_SYS_IBAT0U       (CONFIG_SYS_SDRAM_BASE | BATU_BL_256M | BATU_VS | BATU_VP)
504 #define CONFIG_SYS_DBAT0L       CONFIG_SYS_IBAT0L
505 #define CONFIG_SYS_DBAT0U       CONFIG_SYS_IBAT0U
506
507 /* IMMRBAR & PCI IO: cache-inhibit and guarded */
508 #define CONFIG_SYS_IBAT1L       (CONFIG_SYS_IMMR | BATL_PP_10 | \
509                         BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
510 #define CONFIG_SYS_IBAT1U       (CONFIG_SYS_IMMR | BATU_BL_4M | BATU_VS | BATU_VP)
511 #define CONFIG_SYS_DBAT1L       CONFIG_SYS_IBAT1L
512 #define CONFIG_SYS_DBAT1U       CONFIG_SYS_IBAT1U
513
514 /* BCSR: cache-inhibit and guarded */
515 #define CONFIG_SYS_IBAT2L       (CONFIG_SYS_BCSR | BATL_PP_10 | \
516                         BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
517 #define CONFIG_SYS_IBAT2U       (CONFIG_SYS_BCSR | BATU_BL_128K | BATU_VS | BATU_VP)
518 #define CONFIG_SYS_DBAT2L       CONFIG_SYS_IBAT2L
519 #define CONFIG_SYS_DBAT2U       CONFIG_SYS_IBAT2U
520
521 /* FLASH: icache cacheable, but dcache-inhibit and guarded */
522 #define CONFIG_SYS_IBAT3L       (CONFIG_SYS_FLASH_BASE | BATL_PP_10 | BATL_MEMCOHERENCE)
523 #define CONFIG_SYS_IBAT3U       (CONFIG_SYS_FLASH_BASE | BATU_BL_32M | BATU_VS | BATU_VP)
524 #define CONFIG_SYS_DBAT3L       (CONFIG_SYS_FLASH_BASE | BATL_PP_10 | \
525                         BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
526 #define CONFIG_SYS_DBAT3U       CONFIG_SYS_IBAT3U
527
528 /* DDR/LBC SDRAM next 256M: cacheable */
529 #define CONFIG_SYS_IBAT4L       (CONFIG_SYS_SDRAM_BASE2 | BATL_PP_10 | BATL_MEMCOHERENCE)
530 #define CONFIG_SYS_IBAT4U       (CONFIG_SYS_SDRAM_BASE2 | BATU_BL_256M | BATU_VS | BATU_VP)
531 #define CONFIG_SYS_DBAT4L       CONFIG_SYS_IBAT4L
532 #define CONFIG_SYS_DBAT4U       CONFIG_SYS_IBAT4U
533
534 /* Stack in dcache: cacheable, no memory coherence */
535 #define CONFIG_SYS_IBAT5L       (CONFIG_SYS_INIT_RAM_ADDR | BATL_PP_10)
536 #define CONFIG_SYS_IBAT5U       (CONFIG_SYS_INIT_RAM_ADDR | BATU_BL_128K | BATU_VS | BATU_VP)
537 #define CONFIG_SYS_DBAT5L       CONFIG_SYS_IBAT5L
538 #define CONFIG_SYS_DBAT5U       CONFIG_SYS_IBAT5U
539
540 #ifdef CONFIG_PCI
541 /* PCI MEM space: cacheable */
542 #define CONFIG_SYS_IBAT6L       (CONFIG_SYS_PCI_MEM_PHYS | BATL_PP_10 | BATL_MEMCOHERENCE)
543 #define CONFIG_SYS_IBAT6U       (CONFIG_SYS_PCI_MEM_PHYS | BATU_BL_256M | BATU_VS | BATU_VP)
544 #define CONFIG_SYS_DBAT6L       CONFIG_SYS_IBAT6L
545 #define CONFIG_SYS_DBAT6U       CONFIG_SYS_IBAT6U
546 /* PCI MMIO space: cache-inhibit and guarded */
547 #define CONFIG_SYS_IBAT7L       (CONFIG_SYS_PCI_MMIO_PHYS | BATL_PP_10 | \
548                         BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
549 #define CONFIG_SYS_IBAT7U       (CONFIG_SYS_PCI_MMIO_PHYS | BATU_BL_256M | BATU_VS | BATU_VP)
550 #define CONFIG_SYS_DBAT7L       CONFIG_SYS_IBAT7L
551 #define CONFIG_SYS_DBAT7U       CONFIG_SYS_IBAT7U
552 #else
553 #define CONFIG_SYS_IBAT6L       (0)
554 #define CONFIG_SYS_IBAT6U       (0)
555 #define CONFIG_SYS_IBAT7L       (0)
556 #define CONFIG_SYS_IBAT7U       (0)
557 #define CONFIG_SYS_DBAT6L       CONFIG_SYS_IBAT6L
558 #define CONFIG_SYS_DBAT6U       CONFIG_SYS_IBAT6U
559 #define CONFIG_SYS_DBAT7L       CONFIG_SYS_IBAT7L
560 #define CONFIG_SYS_DBAT7U       CONFIG_SYS_IBAT7U
561 #endif
562
563 /*
564  * Internal Definitions
565  *
566  * Boot Flags
567  */
568 #define BOOTFLAG_COLD   0x01 /* Normal Power-On: Boot from FLASH */
569 #define BOOTFLAG_WARM   0x02 /* Software reboot */
570
571 #if defined(CONFIG_CMD_KGDB)
572 #define CONFIG_KGDB_BAUDRATE    230400  /* speed of kgdb serial port */
573 #define CONFIG_KGDB_SER_INDEX   2       /* which serial port to use */
574 #endif
575
576 /*
577  * Environment Configuration
578  */
579
580 #define CONFIG_ENV_OVERWRITE
581
582 #if defined(CONFIG_UEC_ETH)
583 #define CONFIG_HAS_ETH0
584 #define CONFIG_ETHADDR  00:04:9f:ef:01:01
585 #define CONFIG_HAS_ETH1
586 #define CONFIG_ETH1ADDR 00:04:9f:ef:01:02
587 #endif
588
589 #define CONFIG_BAUDRATE 115200
590
591 #define CONFIG_LOADADDR 500000  /* default location for tftp and bootm */
592
593 #define CONFIG_BOOTDELAY 6      /* -1 disables auto-boot */
594 #undef  CONFIG_BOOTARGS         /* the boot command will set bootargs */
595
596 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
597    "netdev=eth0\0"                                                      \
598    "consoledev=ttyS0\0"                                                 \
599    "ramdiskaddr=1000000\0"                                              \
600    "ramdiskfile=ramfs.83xx\0"                                           \
601    "fdtaddr=400000\0"                                                   \
602    "fdtfile=mpc836x_mds.dtb\0"                                          \
603    ""
604
605 #define CONFIG_NFSBOOTCOMMAND                                           \
606    "setenv bootargs root=/dev/nfs rw "                                  \
607       "nfsroot=$serverip:$rootpath "                                    \
608       "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
609       "console=$consoledev,$baudrate $othbootargs;"                     \
610    "tftp $loadaddr $bootfile;"                                          \
611    "tftp $fdtaddr $fdtfile;"                                            \
612    "bootm $loadaddr - $fdtaddr"
613
614 #define CONFIG_RAMBOOTCOMMAND                                           \
615    "setenv bootargs root=/dev/ram rw "                                  \
616       "console=$consoledev,$baudrate $othbootargs;"                     \
617    "tftp $ramdiskaddr $ramdiskfile;"                                    \
618    "tftp $loadaddr $bootfile;"                                          \
619    "tftp $fdtaddr $fdtfile;"                                            \
620    "bootm $loadaddr $ramdiskaddr $fdtaddr"
621
622
623 #define CONFIG_BOOTCOMMAND CONFIG_NFSBOOTCOMMAND
624
625 #endif  /* __CONFIG_H */