include/configs/MPC8349EMDS.h

   1 /*
   2  * (C) Copyright 2006
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * mpc8349emds board configuration file
  26  *
  27  */
  28
  29 #ifndef __CONFIG_H
  30 #define __CONFIG_H
  31
  32 #define DEBUG
  33 #undef DEBUG
  34
  35 /*
  36  * High Level Configuration Options
  37  */
  38 #define CONFIG_E300             1       /* E300 Family */
  39 #define CONFIG_MPC83XX          1       /* MPC83XX family */
  40 #define CONFIG_MPC8349          1       /* MPC8349 specific */
  41 #define CONFIG_MPC8349EMDS      1       /* MPC8349EMDS board specific */
  42
  43 /* FIXME: Real PCI support will come in a follow-up update. */
  44 #undef CONFIG_PCI
  45
  46 #define PCI_66M
  47 #ifdef PCI_66M
  48 #define CONFIG_83XX_CLKIN       66000000        /* in Hz */
  49 #else
  50 #define CONFIG_83XX_CLKIN       33000000        /* in Hz */
  51 #endif
  52
  53 #ifndef CONFIG_SYS_CLK_FREQ
  54 #ifdef PCI_66M
  55 #define CONFIG_SYS_CLK_FREQ     66000000
  56 #else
  57 #define CONFIG_SYS_CLK_FREQ     33000000
  58 #endif
  59 #endif
  60
  61 #define CONFIG_BOARD_EARLY_INIT_F               /* call board_pre_init */
  62
  63 #define CFG_IMMRBAR             0xE0000000
  64
  65 #undef CFG_DRAM_TEST                            /* memory test, takes time */
  66 #define CFG_MEMTEST_START       0x00000000      /* memtest region */
  67 #define CFG_MEMTEST_END         0x00100000
  68
  69 /*
  70  * DDR Setup
  71  */
  72 #define CONFIG_DDR_ECC                  /* only for ECC DDR module */
  73 #define CONFIG_DDR_ECC_CMD              /* use DDR ECC user commands */
  74 #define CONFIG_SPD_EEPROM               /* use SPD EEPROM for DDR setup*/
  75
  76 #define CFG_DDR_BASE            0x00000000      /* DDR is system memory*/
  77 #define CFG_SDRAM_BASE          CFG_DDR_BASE
  78 #define CFG_DDR_SDRAM_BASE      CFG_DDR_BASE
  79 #undef  CONFIG_DDR_2T_TIMING
  80
  81 #if defined(CONFIG_SPD_EEPROM)
  82         /*
  83          * Determine DDR configuration from I2C interface.
  84          */
  85         #define SPD_EEPROM_ADDRESS      0x51            /* DDR DIMM */
  86 #else
  87         /*
  88          * Manually set up DDR parameters
  89          */
  90         #define CFG_DDR_SIZE            128             /* Mb */
  91         #define CFG_DDR_CONFIG          (CSCONFIG_EN | CSCONFIG_ROW_BIT_13 | CSCONFIG_COL_BIT_9)
  92         #define CFG_DDR_TIMING_1        0x37344321
  93         #define CFG_DDR_TIMING_2        0x00000800      /* P9-45,may need tuning */
  94         #define CFG_DDR_CONTROL         0xc2000000      /* unbuffered,no DYN_PWR */
  95         #define CFG_DDR_MODE            0x00000062      /* DLL,normal,seq,4/2.5 */
  96         #define CFG_DDR_INTERVAL        0x05200100      /* autocharge,no open page */
  97 #endif
  98
  99 /*
 100  * SDRAM on the Local Bus
 101  */
 102 #define CFG_LBC_SDRAM_BASE      0xF0000000      /* Localbus SDRAM */
 103 #define CFG_LBC_SDRAM_SIZE      64              /* LBC SDRAM is 64MB */
 104
 105 /*
 106  * FLASH on the Local Bus
 107  */
 108 #define CFG_FLASH_CFI                           /* use the Common Flash Interface */
 109 #define CFG_FLASH_CFI_DRIVER                    /* use the CFI driver */
 110 #define CFG_FLASH_BASE          0xFE000000      /* start of FLASH   */
 111 #define CFG_FLASH_SIZE          8               /* flash size in MB */
 112 /* #define CFG_FLASH_USE_BUFFER_WRITE */
 113
 114 #define CFG_BR0_PRELIM          (CFG_FLASH_BASE |       /* flash Base address */ \
 115                                 (2 << BR_PS_SHIFT) |    /* 32 bit port size */   \
 116                                 BR_V)                   /* valid */
 117
 118 #define CFG_OR0_PRELIM          0xFF806FF7      /* 8 MB flash size */
 119 #define CFG_LBLAWBAR0_PRELIM    CFG_FLASH_BASE  /* window base at flash base */
 120 #define CFG_LBLAWAR0_PRELIM     0x80000016      /* 8 MB window size */
 121
 122 #define CFG_MAX_FLASH_BANKS     1               /* number of banks */
 123 #define CFG_MAX_FLASH_SECT      64              /* sectors per device */
 124
 125 #undef CFG_FLASH_CHECKSUM
 126 #define CFG_FLASH_ERASE_TOUT    60000   /* Flash Erase Timeout (ms) */
 127 #define CFG_FLASH_WRITE_TOUT    500     /* Flash Write Timeout (ms) */
 128
 129 #define CFG_MID_FLASH_JUMP      0x7F000000
 130 #define CFG_MONITOR_BASE        TEXT_BASE       /* start of monitor */
 131
 132 #if (CFG_MONITOR_BASE < CFG_FLASH_BASE)
 133 #define CFG_RAMBOOT
 134 #else
 135 #undef  CFG_RAMBOOT
 136 #endif
 137
 138 /*
 139  * BCSR register on local bus 32KB, 8-bit wide for MDS config reg
 140  */
 141 #define CFG_BCSR                0xF8000000
 142 #define CFG_LBLAWBAR1_PRELIM    CFG_BCSR                /* Access window base at BCSR base */
 143 #define CFG_LBLAWAR1_PRELIM     0x8000000E              /* Access window size 32K */
 144 #define CFG_BR1_PRELIM          (CFG_BCSR|0x00000801)   /* Port-size=8bit, MSEL=GPCM */
 145 #define CFG_OR1_PRELIM          0xFFFFE8F0              /* length 32K */
 146
 147 #define CONFIG_L1_INIT_RAM
 148 #define CFG_INIT_RAM_LOCK       1
 149 #define CFG_INIT_RAM_ADDR       0xE8000000              /* Initial RAM address */
 150 #define CFG_INIT_RAM_END        0x1000                  /* End of used area in RAM*/
 151
 152 #define CFG_GBL_DATA_SIZE       0x100                   /* num bytes initial data */
 153 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 154 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 155
 156 #define CFG_MONITOR_LEN         (256 * 1024)            /* Reserve 256 kB for Mon */
 157 #define CFG_MALLOC_LEN          (128 * 1024)            /* Reserved for malloc */
 158
 159 /*
 160  * Local Bus LCRR and LBCR regs
 161  *    LCRR:  DLL bypass, Clock divider is 4
 162  * External Local Bus rate is
 163  *    CLKIN * HRCWL_CSB_TO_CLKIN / HRCWL_LCL_BUS_TO_SCB_CLK / LCRR_CLKDIV
 164  */
 165 #define CFG_LCRR        (LCRR_DBYP | LCRR_CLKDIV_4)
 166 #define CFG_LBC_LBCR    0x00000000
 167
 168 #define CFG_LB_SDRAM    /* if board has SRDAM on local bus */
 169
 170 #ifdef CFG_LB_SDRAM
 171 /* Local bus BR2, OR2 definition for SDRAM if soldered on the MDS board */
 172 /*
 173  * Base Register 2 and Option Register 2 configure SDRAM.
 174  * The SDRAM base address, CFG_LBC_SDRAM_BASE, is 0xf0000000.
 175  *
 176  * For BR2, need:
 177  *    Base address of 0xf0000000 = BR[0:16] = 1111 0000 0000 0000 0
 178  *    port-size = 32-bits = BR2[19:20] = 11
 179  *    no parity checking = BR2[21:22] = 00
 180  *    SDRAM for MSEL = BR2[24:26] = 011
 181  *    Valid = BR[31] = 1
 182  *
 183  * 0    4    8    12   16   20   24   28
 184  * 1111 0000 0000 0000 0001 1000 0110 0001 = F0001861
 185  *
 186  * FIXME: CFG_LBC_SDRAM_BASE should be masked and OR'ed into
 187  * FIXME: the top 17 bits of BR2.
 188  */
 189
 190 #define CFG_BR2_PRELIM          0xF0001861 /* Port-size=32bit, MSEL=SDRAM */
 191 #define CFG_LBLAWBAR2_PRELIM    0xF0000000
 192 #define CFG_LBLAWAR2_PRELIM     0x80000019 /* 64M */
 193
 194 /*
 195  * The SDRAM size in MB, CFG_LBC_SDRAM_SIZE, is 64.
 196  *
 197  * For OR2, need:
 198  *    64MB mask for AM, OR2[0:7] = 1111 1100
 199  *                 XAM, OR2[17:18] = 11
 200  *    9 columns OR2[19-21] = 010
 201  *    13 rows   OR2[23-25] = 100
 202  *    EAD set for extra time OR[31] = 1
 203  *
 204  * 0    4    8    12   16   20   24   28
 205  * 1111 1100 0000 0000 0110 1001 0000 0001 = FC006901
 206  */
 207
 208 #define CFG_OR2_PRELIM  0xFC006901
 209
 210 #define CFG_LBC_LSRT    0x32000000    /* LB sdram refresh timer, about 6us */
 211 #define CFG_LBC_MRTPR   0x20000000    /* LB refresh timer prescal, 266MHz/32 */
 212
 213 /*
 214  * LSDMR masks
 215  */
 216 #define CFG_LBC_LSDMR_RFEN      (1 << (31 -  1))
 217 #define CFG_LBC_LSDMR_BSMA1516  (3 << (31 - 10))
 218 #define CFG_LBC_LSDMR_BSMA1617  (4 << (31 - 10))
 219 #define CFG_LBC_LSDMR_RFCR5     (3 << (31 - 16))
 220 #define CFG_LBC_LSDMR_RFCR8     (5 << (31 - 16))
 221 #define CFG_LBC_LSDMR_RFCR16    (7 << (31 - 16))
 222 #define CFG_LBC_LSDMR_PRETOACT3 (3 << (31 - 19))
 223 #define CFG_LBC_LSDMR_PRETOACT6 (5 << (31 - 19))
 224 #define CFG_LBC_LSDMR_PRETOACT7 (7 << (31 - 19))
 225 #define CFG_LBC_LSDMR_ACTTORW3  (3 << (31 - 22))
 226 #define CFG_LBC_LSDMR_ACTTORW7  (7 << (31 - 22))
 227 #define CFG_LBC_LSDMR_ACTTORW6  (6 << (31 - 22))
 228 #define CFG_LBC_LSDMR_BL8       (1 << (31 - 23))
 229 #define CFG_LBC_LSDMR_WRC2      (2 << (31 - 27))
 230 #define CFG_LBC_LSDMR_WRC3      (3 << (31 - 27))
 231 #define CFG_LBC_LSDMR_WRC4      (0 << (31 - 27))
 232 #define CFG_LBC_LSDMR_BUFCMD    (1 << (31 - 29))
 233 #define CFG_LBC_LSDMR_CL3       (3 << (31 - 31))
 234
 235 #define CFG_LBC_LSDMR_OP_NORMAL (0 << (31 - 4))
 236 #define CFG_LBC_LSDMR_OP_ARFRSH (1 << (31 - 4))
 237 #define CFG_LBC_LSDMR_OP_SRFRSH (2 << (31 - 4))
 238 #define CFG_LBC_LSDMR_OP_MRW    (3 << (31 - 4))
 239 #define CFG_LBC_LSDMR_OP_PRECH  (4 << (31 - 4))
 240 #define CFG_LBC_LSDMR_OP_PCHALL (5 << (31 - 4))
 241 #define CFG_LBC_LSDMR_OP_ACTBNK (6 << (31 - 4))
 242 #define CFG_LBC_LSDMR_OP_RWINV  (7 << (31 - 4))
 243
 244 #define CFG_LBC_LSDMR_COMMON    ( CFG_LBC_LSDMR_RFEN            \
 245                                 | CFG_LBC_LSDMR_BSMA1516        \
 246                                 | CFG_LBC_LSDMR_RFCR8           \
 247                                 | CFG_LBC_LSDMR_PRETOACT6       \
 248                                 | CFG_LBC_LSDMR_ACTTORW3        \
 249                                 | CFG_LBC_LSDMR_BL8             \
 250                                 | CFG_LBC_LSDMR_WRC3            \
 251                                 | CFG_LBC_LSDMR_CL3             \
 252                                 )
 253
 254 /*
 255  * SDRAM Controller configuration sequence.
 256  */
 257 #define CFG_LBC_LSDMR_1         ( CFG_LBC_LSDMR_COMMON \
 258                                 | CFG_LBC_LSDMR_OP_PCHALL)
 259 #define CFG_LBC_LSDMR_2         ( CFG_LBC_LSDMR_COMMON \
 260                                 | CFG_LBC_LSDMR_OP_ARFRSH)
 261 #define CFG_LBC_LSDMR_3         ( CFG_LBC_LSDMR_COMMON \
 262                                 | CFG_LBC_LSDMR_OP_ARFRSH)
 263 #define CFG_LBC_LSDMR_4         ( CFG_LBC_LSDMR_COMMON \
 264                                 | CFG_LBC_LSDMR_OP_MRW)
 265 #define CFG_LBC_LSDMR_5         ( CFG_LBC_LSDMR_COMMON \
 266                                 | CFG_LBC_LSDMR_OP_NORMAL)
 267 #endif
 268
 269 /*
 270  * Serial Port
 271  */
 272 #define CONFIG_CONS_INDEX     1
 273 #undef CONFIG_SERIAL_SOFTWARE_FIFO
 274 #define CFG_NS16550
 275 #define CFG_NS16550_SERIAL
 276 #define CFG_NS16550_REG_SIZE    1
 277 #define CFG_NS16550_CLK         get_bus_freq(0)
 278
 279 #define CFG_BAUDRATE_TABLE  \
 280         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
 281
 282 #define CFG_NS16550_COM1        (CFG_IMMRBAR+0x4500)
 283 #define CFG_NS16550_COM2        (CFG_IMMRBAR+0x4600)
 284
 285 /* Use the HUSH parser */
 286 #define CFG_HUSH_PARSER
 287 #ifdef  CFG_HUSH_PARSER
 288 #define CFG_PROMPT_HUSH_PS2 "> "
 289 #endif
 290
 291 /* I2C */
 292 #define CONFIG_HARD_I2C                 /* I2C with hardware support*/
 293 #undef CONFIG_SOFT_I2C                  /* I2C bit-banged */
 294 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address */
 295 #define CFG_I2C_SLAVE           0x7F
 296 #define CFG_I2C_NOPROBES        {0x69}  /* Don't probe these addrs */
 297 #define CFG_I2C_OFFSET          0x3000
 298 #define CFG_I2C2_OFFSET         0x3100
 299
 300 /* TSEC */
 301 #define CFG_TSEC1_OFFSET 0x24000
 302 #define CFG_TSEC1 (CFG_IMMRBAR+CFG_TSEC1_OFFSET)
 303 #define CFG_TSEC2_OFFSET 0x25000
 304 #define CFG_TSEC2 (CFG_IMMRBAR+CFG_TSEC2_OFFSET)
 305
 306 /* IO Configuration */
 307 #define CFG_IO_CONF (\
 308         IO_CONF_UART |\
 309         IO_CONF_TSEC1 |\
 310         IO_CONF_IRQ0 |\
 311         IO_CONF_IRQ1 |\
 312         IO_CONF_IRQ2 |\
 313         IO_CONF_IRQ3 |\
 314         IO_CONF_IRQ4 |\
 315         IO_CONF_IRQ5 |\
 316         IO_CONF_IRQ6 |\
 317         IO_CONF_IRQ7 )
 318
 319 /*
 320  * General PCI
 321  * Addresses are mapped 1-1.
 322  */
 323 #define CFG_PCI1_MEM_BASE       0x80000000
 324 #define CFG_PCI1_MEM_PHYS       CFG_PCI1_MEM_BASE
 325 #define CFG_PCI1_MEM_SIZE       0x20000000      /* 512M */
 326 #define CFG_PCI1_IO_BASE        0x00000000
 327 #define CFG_PCI1_IO_PHYS        0xe2000000
 328 #define CFG_PCI1_IO_SIZE        0x1000000       /* 16M */
 329
 330 #define CFG_PCI2_MEM_BASE       0xA0000000
 331 #define CFG_PCI2_MEM_PHYS       CFG_PCI2_MEM_BASE
 332 #define CFG_PCI2_MEM_SIZE       0x20000000      /* 512M */
 333 #define CFG_PCI2_IO_BASE        0x00000000
 334 #define CFG_PCI2_IO_PHYS        0xe3000000
 335 #define CFG_PCI2_IO_SIZE        0x1000000       /* 16M */
 336
 337 #if defined(CONFIG_PCI)
 338
 339 #define PCI_ALL_PCI1
 340 #if defined(PCI_64BIT)
 341 #undef PCI_ALL_PCI1
 342 #undef PCI_TWO_PCI1
 343 #undef PCI_ONE_PCI1
 344 #endif
 345
 346 #define CONFIG_NET_MULTI
 347 #define CONFIG_PCI_PNP          /* do pci plug-and-play */
 348
 349 #undef CONFIG_EEPRO100
 350 #undef CONFIG_TULIP
 351
 352 #if !defined(CONFIG_PCI_PNP)
 353         #define PCI_ENET0_IOADDR        0xFIXME
 354         #define PCI_ENET0_MEMADDR       0xFIXME
 355         #define PCI_IDSEL_NUMBER        0x0c    /* slot0->3(IDSEL)=12->15 */
 356 #endif
 357
 358 #undef CONFIG_PCI_SCAN_SHOW             /* show pci devices on startup */
 359 #define CFG_PCI_SUBSYS_VENDORID 0x1057  /* Motorola */
 360
 361 #endif  /* CONFIG_PCI */
 362
 363 /*
 364  * TSEC configuration
 365  */
 366 #define CONFIG_TSEC_ENET                /* TSEC ethernet support */
 367
 368 #if defined(CONFIG_TSEC_ENET)
 369 #ifndef CONFIG_NET_MULTI
 370 #define CONFIG_NET_MULTI        1
 371 #endif
 372
 373 #define CONFIG_GMII             1       /* MII PHY management */
 374 #define CONFIG_MPC83XX_TSEC1    1
 375 #define CONFIG_MPC83XX_TSEC1_NAME       "TSEC0"
 376 #define CONFIG_MPC83XX_TSEC2    1
 377 #define CONFIG_MPC83XX_TSEC2_NAME       "TSEC1"
 378 #define TSEC1_PHY_ADDR          0
 379 #define TSEC2_PHY_ADDR          1
 380 #define TSEC1_PHYIDX            0
 381 #define TSEC2_PHYIDX            0
 382
 383 /* Options are: TSEC[0-1] */
 384 #define CONFIG_ETHPRIME         "TSEC0"
 385
 386 #endif  /* CONFIG_TSEC_ENET */
 387
 388 /*
 389  * Configure on-board RTC
 390  */
 391 #define CONFIG_RTC_DS1374                       /* use ds1374 rtc via i2c       */
 392 #define CFG_I2C_RTC_ADDR                0x68    /* at address 0x68              */
 393
 394 /*
 395  * Environment
 396  */
 397 #ifndef CFG_RAMBOOT
 398         #define CFG_ENV_IS_IN_FLASH     1
 399         #define CFG_ENV_ADDR            (CFG_MONITOR_BASE + 0x40000)
 400         #define CFG_ENV_SECT_SIZE       0x20000 /* 128K(one sector) for env */
 401         #define CFG_ENV_SIZE            0x2000
 402
 403 /* Address and size of Redundant Environment Sector     */
 404 #define CFG_ENV_ADDR_REDUND     (CFG_ENV_ADDR + CFG_ENV_SECT_SIZE)
 405 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
 406
 407 #else
 408         #define CFG_NO_FLASH            1       /* Flash is not usable now */
 409         #define CFG_ENV_IS_NOWHERE      1       /* Store ENV in memory only */
 410         #define CFG_ENV_ADDR            (CFG_MONITOR_BASE - 0x1000)
 411         #define CFG_ENV_SIZE            0x2000
 412 #endif
 413
 414 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
 415 #define CFG_LOADS_BAUD_CHANGE   1       /* allow baudrate change */
 416
 417 #if defined(CFG_RAMBOOT)
 418 #if defined(CONFIG_PCI)
 419 #define  CONFIG_COMMANDS        ((CONFIG_CMD_DFL        \
 420                                  | CFG_CMD_PING         \
 421                                  | CFG_CMD_PCI          \
 422                                  | CFG_CMD_I2C          \
 423                                  | CFG_CMD_DATE)        \
 424                                 &                       \
 425                                  ~(CFG_CMD_ENV          \
 426                                   | CFG_CMD_LOADS))
 427 #else
 428 #define  CONFIG_COMMANDS        ((CONFIG_CMD_DFL        \
 429                                  | CFG_CMD_PING         \
 430                                  | CFG_CMD_I2C          \
 431                                  | CFG_CMD_DATE)        \
 432                                 &                       \
 433                                  ~(CFG_CMD_ENV          \
 434                                   | CFG_CMD_LOADS))
 435 #endif
 436 #else
 437 #if defined(CONFIG_PCI)
 438 #define  CONFIG_COMMANDS        (CONFIG_CMD_DFL         \
 439                                 | CFG_CMD_PCI           \
 440                                 | CFG_CMD_PING          \
 441                                 | CFG_CMD_I2C           \
 442                                 | CFG_CMD_DATE          \
 443                                 )
 444 #else
 445 #define  CONFIG_COMMANDS        (CONFIG_CMD_DFL         \
 446                                 | CFG_CMD_PING          \
 447                                 | CFG_CMD_I2C           \
 448                                 | CFG_CMD_MII           \
 449                                 | CFG_CMD_DATE          \
 450                                 )
 451 #endif
 452 #endif
 453
 454 #include <cmd_confdefs.h>
 455
 456 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
 457
 458 /*
 459  * Miscellaneous configurable options
 460  */
 461 #define CFG_LONGHELP                    /* undef to save memory */
 462 #define CFG_LOAD_ADDR   0x2000000       /* default load address */
 463 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt */
 464
 465 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 466         #define CFG_CBSIZE      1024            /* Console I/O Buffer Size */
 467 #else
 468         #define CFG_CBSIZE      256             /* Console I/O Buffer Size */
 469 #endif
 470
 471 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 472 #define CFG_MAXARGS     16              /* max number of command args */
 473 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size */
 474 #define CFG_HZ          1000            /* decrementer freq: 1ms ticks */
 475
 476 /*
 477  * For booting Linux, the board info and command line data
 478  * have to be in the first 8 MB of memory, since this is
 479  * the maximum mapped by the Linux kernel during initialization.
 480  */
 481 #define CFG_BOOTMAPSZ   (8 << 20)       /* Initial Memory map for Linux*/
 482
 483 /* Cache Configuration */
 484 #define CFG_DCACHE_SIZE         32768
 485 #define CFG_CACHELINE_SIZE      32
 486 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 487 #define CFG_CACHELINE_SHIFT     5       /*log base 2 of the above value*/
 488 #endif
 489
 490 #define CFG_RCWH_PCIHOST 0x80000000 /* PCIHOST  */
 491
 492 #if 1 /*528/264*/
 493 #define CFG_HRCW_LOW (\
 494         HRCWL_LCL_BUS_TO_SCB_CLK_1X1 |\
 495         HRCWL_DDR_TO_SCB_CLK_1X1 |\
 496         HRCWL_CSB_TO_CLKIN_4X1 |\
 497         HRCWL_VCO_1X2 |\
 498         HRCWL_CORE_TO_CSB_2X1)
 499 #elif 0 /*396/132*/
 500 #define CFG_HRCW_LOW (\
 501         HRCWL_LCL_BUS_TO_SCB_CLK_1X1 |\
 502         HRCWL_DDR_TO_SCB_CLK_1X1 |\
 503         HRCWL_CSB_TO_CLKIN_2X1 |\
 504         HRCWL_VCO_1X4 |\
 505         HRCWL_CORE_TO_CSB_3X1)
 506 #elif 0 /*264/132*/
 507 #define CFG_HRCW_LOW (\
 508         HRCWL_LCL_BUS_TO_SCB_CLK_1X1 |\
 509         HRCWL_DDR_TO_SCB_CLK_1X1 |\
 510         HRCWL_CSB_TO_CLKIN_2X1 |\
 511         HRCWL_VCO_1X4 |\
 512         HRCWL_CORE_TO_CSB_2X1)
 513 #elif 0 /*132/132*/
 514 #define CFG_HRCW_LOW (\
 515         HRCWL_LCL_BUS_TO_SCB_CLK_1X1 |\
 516         HRCWL_DDR_TO_SCB_CLK_1X1 |\
 517         HRCWL_CSB_TO_CLKIN_2X1 |\
 518         HRCWL_VCO_1X4 |\
 519         HRCWL_CORE_TO_CSB_1X1)
 520 #elif 0 /*264/264 */
 521 #define CFG_HRCW_LOW (\
 522         HRCWL_LCL_BUS_TO_SCB_CLK_1X1 |\
 523         HRCWL_DDR_TO_SCB_CLK_1X1 |\
 524         HRCWL_CSB_TO_CLKIN_4X1 |\
 525         HRCWL_VCO_1X4 |\
 526         HRCWL_CORE_TO_CSB_1X1)
 527 #endif
 528
 529 #if defined(PCI_64BIT)
 530 #define CFG_HRCW_HIGH (\
 531         HRCWH_PCI_HOST |\
 532         HRCWH_64_BIT_PCI |\
 533         HRCWH_PCI1_ARBITER_ENABLE |\
 534         HRCWH_PCI2_ARBITER_DISABLE |\
 535         HRCWH_CORE_ENABLE |\
 536         HRCWH_FROM_0X00000100 |\
 537         HRCWH_BOOTSEQ_DISABLE |\
 538         HRCWH_SW_WATCHDOG_DISABLE |\
 539         HRCWH_ROM_LOC_LOCAL_16BIT |\
 540         HRCWH_TSEC1M_IN_GMII |\
 541         HRCWH_TSEC2M_IN_GMII )
 542 #else
 543 #define CFG_HRCW_HIGH (\
 544         HRCWH_PCI_HOST |\
 545         HRCWH_32_BIT_PCI |\
 546         HRCWH_PCI1_ARBITER_ENABLE |\
 547         HRCWH_PCI2_ARBITER_ENABLE |\
 548         HRCWH_CORE_ENABLE |\
 549         HRCWH_FROM_0X00000100 |\
 550         HRCWH_BOOTSEQ_DISABLE |\
 551         HRCWH_SW_WATCHDOG_DISABLE |\
 552         HRCWH_ROM_LOC_LOCAL_16BIT |\
 553         HRCWH_TSEC1M_IN_GMII |\
 554         HRCWH_TSEC2M_IN_GMII )
 555 #endif
 556
 557 /* System IO Config */
 558 #define CFG_SICRH SICRH_TSOBI1
 559 #define CFG_SICRL SICRL_LDP_A
 560
 561 #define CFG_HID0_INIT   0x000000000
 562 #define CFG_HID0_FINAL  CFG_HID0_INIT
 563
 564 /* #define CFG_HID0_FINAL               (\
 565         HID0_ENABLE_INSTRUCTION_CACHE |\
 566         HID0_ENABLE_M_BIT |\
 567         HID0_ENABLE_ADDRESS_BROADCAST ) */
 568
 569
 570 #define CFG_HID2 HID2_HBE
 571
 572 /* DDR @ 0x00000000 */
 573 #define CFG_IBAT0L      (CFG_SDRAM_BASE | BATL_PP_10 | BATL_MEMCOHERENCE)
 574 #define CFG_IBAT0U      (CFG_SDRAM_BASE | BATU_BL_256M | BATU_VS | BATU_VP)
 575
 576 /* PCI @ 0x80000000 */
 577 #ifdef CONFIG_PCI
 578 #define CFG_IBAT1L      (CFG_PCI1_MEM_BASE | BATL_PP_10 | BATL_MEMCOHERENCE)
 579 #define CFG_IBAT1U      (CFG_PCI1_MEM_BASE | BATU_BL_256M | BATU_VS | BATU_VP)
 580 #define CFG_IBAT2L      (CFG_PCI1_MMIO_BASE | BATL_PP_10 | BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
 581 #define CFG_IBAT2U      (CFG_PCI1_MMIO_BASE | BATU_BL_256M | BATU_VS | BATU_VP)
 582 #else
 583 #define CFG_IBAT1L      (0)
 584 #define CFG_IBAT1U      (0)
 585 #define CFG_IBAT2L      (0)
 586 #define CFG_IBAT2U      (0)
 587 #endif
 588
 589 /* IMMRBAR @ 0xE0000000 */
 590 #define CFG_IBAT3L      (CFG_IMMRBAR | BATL_PP_10 | BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
 591 #define CFG_IBAT3U      (CFG_IMMRBAR | BATU_BL_1M | BATU_VS | BATU_VP)
 592
 593 /* stack in DCACHE (no backing mem) @ 0xE8000000 */
 594 #define CFG_IBAT4L      (CFG_INIT_RAM_ADDR | BATL_PP_10 | BATL_MEMCOHERENCE)
 595 #define CFG_IBAT4U      (CFG_INIT_RAM_ADDR | BATU_BL_128K | BATU_VS | BATU_VP)
 596
 597 /* LBC SDRAM @ 0xF0000000 */
 598 #define CFG_IBAT5L      (CFG_LBC_SDRAM_BASE | BATL_PP_10 | BATL_MEMCOHERENCE)
 599 #define CFG_IBAT5U      (CFG_LBC_SDRAM_BASE | BATU_BL_64M | BATU_VS | BATU_VP)
 600
 601 /* BCSR  @ 0xF8000000 */
 602 #define CFG_IBAT6L      (CFG_BCSR | BATL_PP_10 | BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
 603 #define CFG_IBAT6U      (CFG_BCSR | BATU_BL_128K | BATU_VS | BATU_VP)
 604
 605 /* FLASH @ 0xFE000000 */
 606 #define CFG_IBAT7L      (CFG_FLASH_BASE | BATL_PP_10 | BATL_MEMCOHERENCE)
 607 #define CFG_IBAT7U      (CFG_FLASH_BASE | BATU_BL_8M | BATU_VS | BATU_VP)
 608
 609 #define CFG_DBAT0L      CFG_IBAT0L
 610 #define CFG_DBAT0U      CFG_IBAT0U
 611 #define CFG_DBAT1L      CFG_IBAT1L
 612 #define CFG_DBAT1U      CFG_IBAT1U
 613 #define CFG_DBAT2L      CFG_IBAT2L
 614 #define CFG_DBAT2U      CFG_IBAT2U
 615 #define CFG_DBAT3L      CFG_IBAT3L
 616 #define CFG_DBAT3U      CFG_IBAT3U
 617 #define CFG_DBAT4L      CFG_IBAT4L
 618 #define CFG_DBAT4U      CFG_IBAT4U
 619 #define CFG_DBAT5L      CFG_IBAT5L
 620 #define CFG_DBAT5U      CFG_IBAT5U
 621 #define CFG_DBAT6L      CFG_IBAT6L
 622 #define CFG_DBAT6U      CFG_IBAT6U
 623 #define CFG_DBAT7L      CFG_IBAT7L
 624 #define CFG_DBAT7U      CFG_IBAT7U
 625
 626 /*
 627  * Internal Definitions
 628  *
 629  * Boot Flags
 630  */
 631 #define BOOTFLAG_COLD   0x01    /* Normal Power-On: Boot from FLASH */
 632 #define BOOTFLAG_WARM   0x02    /* Software reboot */
 633
 634 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 635 #define CONFIG_KGDB_BAUDRATE    230400  /* speed of kgdb serial port */
 636 #define CONFIG_KGDB_SER_INDEX   2       /* which serial port to use */
 637 #endif
 638
 639 /*
 640  * Environment Configuration
 641  */
 642 #define CONFIG_ENV_OVERWRITE
 643
 644 #if defined(CONFIG_TSEC_ENET)
 645 #define CONFIG_ETHADDR          00:04:9f:ef:23:33
 646 #define CONFIG_HAS_ETH1
 647 #define CONFIG_ETH1ADDR         00:E0:0C:00:7E:21
 648 #endif
 649
 650 #define CONFIG_IPADDR           192.168.205.5
 651
 652 #define CONFIG_HOSTNAME         mpc8349emds
 653 #define CONFIG_ROOTPATH         /opt/eldk/ppc_6xx
 654 #define CONFIG_BOOTFILE         /tftpboot/tqm83xx/uImage
 655
 656 #define CONFIG_SERVERIP         192.168.1.1
 657 #define CONFIG_GATEWAYIP        192.168.1.1
 658 #define CONFIG_NETMASK          255.255.255.0
 659
 660 #define CONFIG_LOADADDR         200000  /* default location for tftp and bootm */
 661
 662 #define CONFIG_BOOTDELAY        6       /* -1 disables auto-boot */
 663 #undef  CONFIG_BOOTARGS                 /* the boot command will set bootargs */
 664
 665 #define CONFIG_BAUDRATE  115200
 666
 667 #define CONFIG_PREBOOT  "echo;" \
 668         "echo Type \"run flash_nfs\" to mount root filesystem over NFS;" \
 669         "echo"
 670
 671 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 672         "netdev=eth0\0"                                                 \
 673         "hostname=mpc8349emds\0"                                        \
 674         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
 675                 "nfsroot=${serverip}:${rootpath}\0"                     \
 676         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
 677         "addip=setenv bootargs ${bootargs} "                            \
 678                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
 679                 ":${hostname}:${netdev}:off panic=1\0"                  \
 680         "addtty=setenv bootargs ${bootargs} console=ttyS0,${baudrate}\0"\
 681         "flash_nfs=run nfsargs addip addtty;"                           \
 682                 "bootm ${kernel_addr}\0"                                \
 683         "flash_self=run ramargs addip addtty;"                          \
 684                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
 685         "net_nfs=tftp 200000 ${bootfile};run nfsargs addip addtty;"     \
 686                 "bootm\0"                                               \
 687         "rootpath=/opt/eldk/ppc_6xx\0"                                  \
 688         "bootfile=/tftpboot/mpc8349emds/uImage\0"                       \
 689         "load=tftp 100000 /tftpboot/mpc8349emds/u-boot.bin\0"           \
 690         "update=protect off fe000000 fe03ffff; "                        \
 691                 "era fe000000 fe03ffff; cp.b 100000 fe000000 ${filesize}\0"     \
 692         "upd=run load;run update\0"                                     \
 693         ""
 694
 695 #define CONFIG_BOOTCOMMAND      "run flash_self"
 696
 697 #endif  /* __CONFIG_H */