include/configs/MPC8349EMDS.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * (C) Copyright 2006-2010
   4  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   5  */
   6
   7 /*
   8  * mpc8349emds board configuration file
   9  *
  10  */
  11
  12 #ifndef __CONFIG_H
  13 #define __CONFIG_H
  14
  15 /*
  16  * High Level Configuration Options
  17  */
  18 #define CONFIG_E300             1       /* E300 Family */
  19
  20 #undef CONFIG_SYS_DRAM_TEST             /* memory test, takes time */
  21 #define CONFIG_SYS_MEMTEST_START        0x00000000      /* memtest region */
  22 #define CONFIG_SYS_MEMTEST_END          0x00100000
  23
  24 /*
  25  * DDR Setup
  26  */
  27 #define CONFIG_DDR_ECC                  /* support DDR ECC function */
  28 #define CONFIG_DDR_ECC_CMD              /* use DDR ECC user commands */
  29 #define CONFIG_SPD_EEPROM               /* use SPD EEPROM for DDR setup*/
  30
  31 /*
  32  * SYS_FSL_DDR2 is selected in Kconfig to use unified DDR driver
  33  * unselect it to use old spd_sdram.c
  34  */
  35 #define CONFIG_SYS_SPD_BUS_NUM  0
  36 #define SPD_EEPROM_ADDRESS1     0x52
  37 #define SPD_EEPROM_ADDRESS2     0x51
  38 #define CONFIG_DIMM_SLOTS_PER_CTLR      2
  39 #define CONFIG_CHIP_SELECTS_PER_CTRL    (2 * CONFIG_DIMM_SLOTS_PER_CTLR)
  40 #define CONFIG_ECC_INIT_VIA_DDRCONTROLLER
  41 #define CONFIG_MEM_INIT_VALUE   0xDeadBeef
  42
  43 /*
  44  * 32-bit data path mode.
  45  *
  46  * Please note that using this mode for devices with the real density of 64-bit
  47  * effectively reduces the amount of available memory due to the effect of
  48  * wrapping around while translating address to row/columns, for example in the
  49  * 256MB module the upper 128MB get aliased with contents of the lower
  50  * 128MB); normally this define should be used for devices with real 32-bit
  51  * data path.
  52  */
  53 #undef CONFIG_DDR_32BIT
  54
  55 #define CONFIG_SYS_DDR_BASE     0x00000000      /* DDR is system memory*/
  56 #define CONFIG_SYS_SDRAM_BASE   CONFIG_SYS_DDR_BASE
  57 #define CONFIG_SYS_DDR_SDRAM_BASE       CONFIG_SYS_DDR_BASE
  58 #define CONFIG_SYS_DDR_SDRAM_CLK_CNTL   (DDR_SDRAM_CLK_CNTL_SS_EN \
  59                                         | DDR_SDRAM_CLK_CNTL_CLK_ADJUST_05)
  60 #undef  CONFIG_DDR_2T_TIMING
  61
  62 /*
  63  * DDRCDR - DDR Control Driver Register
  64  */
  65 #define CONFIG_SYS_DDRCDR_VALUE 0x80080001
  66
  67 #if defined(CONFIG_SPD_EEPROM)
  68 /*
  69  * Determine DDR configuration from I2C interface.
  70  */
  71 #define SPD_EEPROM_ADDRESS      0x51            /* DDR DIMM */
  72 #else
  73 /*
  74  * Manually set up DDR parameters
  75  */
  76 #define CONFIG_SYS_DDR_SIZE             256             /* MB */
  77 #if defined(CONFIG_DDR_II)
  78 #define CONFIG_SYS_DDRCDR               0x80080001
  79 #define CONFIG_SYS_DDR_CS2_BNDS         0x0000000f
  80 #define CONFIG_SYS_DDR_CS2_CONFIG       0x80330102
  81 #define CONFIG_SYS_DDR_TIMING_0         0x00220802
  82 #define CONFIG_SYS_DDR_TIMING_1         0x38357322
  83 #define CONFIG_SYS_DDR_TIMING_2         0x2f9048c8
  84 #define CONFIG_SYS_DDR_TIMING_3         0x00000000
  85 #define CONFIG_SYS_DDR_CLK_CNTL         0x02000000
  86 #define CONFIG_SYS_DDR_MODE             0x47d00432
  87 #define CONFIG_SYS_DDR_MODE2            0x8000c000
  88 #define CONFIG_SYS_DDR_INTERVAL         0x03cf0080
  89 #define CONFIG_SYS_DDR_SDRAM_CFG        0x43000000
  90 #define CONFIG_SYS_DDR_SDRAM_CFG2       0x00401000
  91 #else
  92 #define CONFIG_SYS_DDR_CS2_CONFIG       (CSCONFIG_EN \
  93                                 | CSCONFIG_ROW_BIT_13 \
  94                                 | CSCONFIG_COL_BIT_10)
  95 #define CONFIG_SYS_DDR_TIMING_1 0x36332321
  96 #define CONFIG_SYS_DDR_TIMING_2 0x00000800      /* P9-45,may need tuning */
  97 #define CONFIG_SYS_DDR_CONTROL  0xc2000000      /* unbuffered,no DYN_PWR */
  98 #define CONFIG_SYS_DDR_INTERVAL 0x04060100      /* autocharge,no open page */
  99
 100 #if defined(CONFIG_DDR_32BIT)
 101 /* set burst length to 8 for 32-bit data path */
 102                                 /* DLL,normal,seq,4/2.5, 8 burst len */
 103 #define CONFIG_SYS_DDR_MODE     0x00000023
 104 #else
 105 /* the default burst length is 4 - for 64-bit data path */
 106                                 /* DLL,normal,seq,4/2.5, 4 burst len */
 107 #define CONFIG_SYS_DDR_MODE     0x00000022
 108 #endif
 109 #endif
 110 #endif
 111
 112 /*
 113  * SDRAM on the Local Bus
 114  */
 115 #define CONFIG_SYS_LBC_SDRAM_BASE       0xF0000000      /* Localbus SDRAM */
 116 #define CONFIG_SYS_LBC_SDRAM_SIZE       64              /* LBC SDRAM is 64MB */
 117
 118 /*
 119  * FLASH on the Local Bus
 120  */
 121 #define CONFIG_SYS_FLASH_BASE           0xFE000000      /* start of FLASH   */
 122 #define CONFIG_SYS_FLASH_SIZE           32      /* max flash size in MB */
 123
 124
 125 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* number of banks */
 126 #define CONFIG_SYS_MAX_FLASH_SECT       256     /* max sectors per device */
 127
 128 #undef CONFIG_SYS_FLASH_CHECKSUM
 129 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 130 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 131
 132 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
 133
 134 #if (CONFIG_SYS_MONITOR_BASE < CONFIG_SYS_FLASH_BASE)
 135 #define CONFIG_SYS_RAMBOOT
 136 #else
 137 #undef  CONFIG_SYS_RAMBOOT
 138 #endif
 139
 140 /*
 141  * BCSR register on local bus 32KB, 8-bit wide for MDS config reg
 142  */
 143 #define CONFIG_SYS_BCSR                 0xE2400000
 144                                         /* Access window base at BCSR base */
 145
 146
 147 #define CONFIG_SYS_INIT_RAM_LOCK        1
 148 #define CONFIG_SYS_INIT_RAM_ADDR        0xFD000000      /* Initial RAM addr */
 149 #define CONFIG_SYS_INIT_RAM_SIZE        0x1000  /* Size of used area in RAM*/
 150
 151 #define CONFIG_SYS_GBL_DATA_OFFSET      \
 152                         (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 153 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 154
 155 #define CONFIG_SYS_MONITOR_LEN  (512 * 1024)    /* Reserve 512 kB for Mon */
 156 #define CONFIG_SYS_MALLOC_LEN   (256 * 1024)    /* Reserved for malloc */
 157
 158 /*
 159  * Local Bus LCRR and LBCR regs
 160  *    LCRR:  DLL bypass, Clock divider is 4
 161  * External Local Bus rate is
 162  *    CLKIN * HRCWL_CSB_TO_CLKIN / HRCWL_LCL_BUS_TO_SCB_CLK / LCRR_CLKDIV
 163  */
 164 #define CONFIG_SYS_LCRR_DBYP    LCRR_DBYP
 165 #define CONFIG_SYS_LCRR_CLKDIV  LCRR_CLKDIV_4
 166 #define CONFIG_SYS_LBC_LBCR     0x00000000
 167
 168 /*
 169  * Serial Port
 170  */
 171 #define CONFIG_SYS_NS16550_SERIAL
 172 #define CONFIG_SYS_NS16550_REG_SIZE    1
 173 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 174
 175 #define CONFIG_SYS_BAUDRATE_TABLE  \
 176                 {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 115200}
 177
 178 #define CONFIG_SYS_NS16550_COM1        (CONFIG_SYS_IMMR+0x4500)
 179 #define CONFIG_SYS_NS16550_COM2        (CONFIG_SYS_IMMR+0x4600)
 180
 181 /* I2C */
 182 #define CONFIG_SYS_I2C
 183 #define CONFIG_SYS_I2C_FSL
 184 #define CONFIG_SYS_FSL_I2C_SPEED        400000
 185 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
 186 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
 187 #define CONFIG_SYS_FSL_I2C2_SPEED       400000
 188 #define CONFIG_SYS_FSL_I2C2_SLAVE       0x7F
 189 #define CONFIG_SYS_FSL_I2C2_OFFSET      0x3100
 190 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x69} }
 191
 192 /* SPI */
 193 #undef CONFIG_SOFT_SPI                  /* SPI bit-banged */
 194
 195 /* GPIOs.  Used as SPI chip selects */
 196 #define CONFIG_SYS_GPIO1_PRELIM
 197 #define CONFIG_SYS_GPIO1_DIR            0xC0000000  /* SPI CS on 0, LED on 1 */
 198 #define CONFIG_SYS_GPIO1_DAT            0xC0000000  /* Both are active LOW */
 199
 200 /* TSEC */
 201 #define CONFIG_SYS_TSEC1_OFFSET 0x24000
 202 #define CONFIG_SYS_TSEC1        (CONFIG_SYS_IMMR+CONFIG_SYS_TSEC1_OFFSET)
 203 #define CONFIG_SYS_TSEC2_OFFSET 0x25000
 204 #define CONFIG_SYS_TSEC2        (CONFIG_SYS_IMMR+CONFIG_SYS_TSEC2_OFFSET)
 205
 206 /* USB */
 207 #define CONFIG_SYS_USE_MPC834XSYS_USB_PHY       1 /* Use SYS board PHY */
 208
 209 /*
 210  * General PCI
 211  * Addresses are mapped 1-1.
 212  */
 213 #define CONFIG_SYS_PCI1_MEM_BASE        0x80000000
 214 #define CONFIG_SYS_PCI1_MEM_PHYS        CONFIG_SYS_PCI1_MEM_BASE
 215 #define CONFIG_SYS_PCI1_MEM_SIZE        0x10000000      /* 256M */
 216 #define CONFIG_SYS_PCI1_MMIO_BASE       0x90000000
 217 #define CONFIG_SYS_PCI1_MMIO_PHYS       CONFIG_SYS_PCI1_MMIO_BASE
 218 #define CONFIG_SYS_PCI1_MMIO_SIZE       0x10000000      /* 256M */
 219 #define CONFIG_SYS_PCI1_IO_BASE         0x00000000
 220 #define CONFIG_SYS_PCI1_IO_PHYS         0xE2000000
 221 #define CONFIG_SYS_PCI1_IO_SIZE         0x00100000      /* 1M */
 222
 223 #define CONFIG_SYS_PCI2_MEM_BASE        0xA0000000
 224 #define CONFIG_SYS_PCI2_MEM_PHYS        CONFIG_SYS_PCI2_MEM_BASE
 225 #define CONFIG_SYS_PCI2_MEM_SIZE        0x10000000      /* 256M */
 226 #define CONFIG_SYS_PCI2_MMIO_BASE       0xB0000000
 227 #define CONFIG_SYS_PCI2_MMIO_PHYS       CONFIG_SYS_PCI2_MMIO_BASE
 228 #define CONFIG_SYS_PCI2_MMIO_SIZE       0x10000000      /* 256M */
 229 #define CONFIG_SYS_PCI2_IO_BASE         0x00000000
 230 #define CONFIG_SYS_PCI2_IO_PHYS         0xE2100000
 231 #define CONFIG_SYS_PCI2_IO_SIZE         0x00100000      /* 1M */
 232
 233 #if defined(CONFIG_PCI)
 234
 235 #define CONFIG_83XX_PCI_STREAMING
 236
 237 #undef CONFIG_EEPRO100
 238 #undef CONFIG_TULIP
 239
 240 #if !defined(CONFIG_PCI_PNP)
 241         #define PCI_ENET0_IOADDR        0xFIXME
 242         #define PCI_ENET0_MEMADDR       0xFIXME
 243         #define PCI_IDSEL_NUMBER        0x0c    /* slot0->3(IDSEL)=12->15 */
 244 #endif
 245
 246 #undef CONFIG_PCI_SCAN_SHOW             /* show pci devices on startup */
 247 #define CONFIG_SYS_PCI_SUBSYS_VENDORID 0x1957  /* Freescale */
 248
 249 #endif  /* CONFIG_PCI */
 250
 251 /*
 252  * TSEC configuration
 253  */
 254
 255 #if defined(CONFIG_TSEC_ENET)
 256
 257 #define CONFIG_GMII             1       /* MII PHY management */
 258 #define CONFIG_TSEC1            1
 259 #define CONFIG_TSEC1_NAME       "TSEC0"
 260 #define CONFIG_TSEC2            1
 261 #define CONFIG_TSEC2_NAME       "TSEC1"
 262 #define TSEC1_PHY_ADDR          0
 263 #define TSEC2_PHY_ADDR          1
 264 #define TSEC1_PHYIDX            0
 265 #define TSEC2_PHYIDX            0
 266 #define TSEC1_FLAGS             TSEC_GIGABIT
 267 #define TSEC2_FLAGS             TSEC_GIGABIT
 268
 269 /* Options are: TSEC[0-1] */
 270 #define CONFIG_ETHPRIME         "TSEC0"
 271
 272 #endif  /* CONFIG_TSEC_ENET */
 273
 274 /*
 275  * Configure on-board RTC
 276  */
 277 #define CONFIG_RTC_DS1374               /* use ds1374 rtc via i2c */
 278 #define CONFIG_SYS_I2C_RTC_ADDR 0x68    /* at address 0x68 */
 279
 280 /*
 281  * Environment
 282  */
 283 #ifndef CONFIG_SYS_RAMBOOT
 284         #define CONFIG_ENV_ADDR         \
 285                         (CONFIG_SYS_MONITOR_BASE + CONFIG_SYS_MONITOR_LEN)
 286         #define CONFIG_ENV_SECT_SIZE    0x20000 /* 128K(one sector) for env */
 287         #define CONFIG_ENV_SIZE         0x2000
 288
 289 /* Address and size of Redundant Environment Sector     */
 290 #define CONFIG_ENV_ADDR_REDUND  (CONFIG_ENV_ADDR + CONFIG_ENV_SECT_SIZE)
 291 #define CONFIG_ENV_SIZE_REDUND  (CONFIG_ENV_SIZE)
 292
 293 #else
 294         #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - 0x1000)
 295         #define CONFIG_ENV_SIZE         0x2000
 296 #endif
 297
 298 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
 299 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
 300
 301 /*
 302  * BOOTP options
 303  */
 304 #define CONFIG_BOOTP_BOOTFILESIZE
 305
 306 /*
 307  * Command line configuration.
 308  */
 309
 310 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
 311
 312 /*
 313  * Miscellaneous configurable options
 314  */
 315 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
 316
 317 /*
 318  * For booting Linux, the board info and command line data
 319  * have to be in the first 256 MB of memory, since this is
 320  * the maximum mapped by the Linux kernel during initialization.
 321  */
 322                                 /* Initial Memory map for Linux*/
 323 #define CONFIG_SYS_BOOTMAPSZ    (256 << 20)
 324 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 325
 326 #define CONFIG_SYS_RCWH_PCIHOST 0x80000000 /* PCIHOST  */
 327
 328 /*
 329  * System performance
 330  */
 331 #define CONFIG_SYS_ACR_PIPE_DEP 3       /* Arbiter pipeline depth (0-3) */
 332 #define CONFIG_SYS_ACR_RPTCNT   3       /* Arbiter repeat count (0-7) */
 333 #define CONFIG_SYS_SPCR_TSEC1EP 3       /* TSEC1 emergency priority (0-3) */
 334 #define CONFIG_SYS_SPCR_TSEC2EP 3       /* TSEC2 emergency priority (0-3) */
 335 #define CONFIG_SYS_SCCR_TSEC1CM 1       /* TSEC1 clock mode (0-3) */
 336 #define CONFIG_SYS_SCCR_TSEC2CM 1       /* TSEC2 & I2C0 clock mode (0-3) */
 337
 338 /* System IO Config */
 339 #define CONFIG_SYS_SICRH 0
 340 #define CONFIG_SYS_SICRL SICRL_LDP_A
 341
 342 #ifdef CONFIG_PCI
 343 #define CONFIG_PCI_INDIRECT_BRIDGE
 344 #endif
 345
 346 #if defined(CONFIG_CMD_KGDB)
 347 #define CONFIG_KGDB_BAUDRATE    230400  /* speed of kgdb serial port */
 348 #endif
 349
 350 /*
 351  * Environment Configuration
 352  */
 353 #define CONFIG_ENV_OVERWRITE
 354
 355 #if defined(CONFIG_TSEC_ENET)
 356 #define CONFIG_HAS_ETH1
 357 #define CONFIG_HAS_ETH0
 358 #endif
 359
 360 #define CONFIG_HOSTNAME         "mpc8349emds"
 361 #define CONFIG_ROOTPATH         "/nfsroot/rootfs"
 362 #define CONFIG_BOOTFILE         "uImage"
 363
 364 #define CONFIG_LOADADDR 800000  /* default location for tftp and bootm */
 365
 366 #define CONFIG_PREBOOT  "echo;" \
 367         "echo Type \\\"run flash_nfs\\\" to mount root filesystem over NFS;" \
 368         "echo"
 369
 370 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 371         "netdev=eth0\0"                                                 \
 372         "hostname=mpc8349emds\0"                                        \
 373         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
 374                 "nfsroot=${serverip}:${rootpath}\0"                     \
 375         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
 376         "addip=setenv bootargs ${bootargs} "                            \
 377                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
 378                 ":${hostname}:${netdev}:off panic=1\0"                  \
 379         "addtty=setenv bootargs ${bootargs} console=ttyS0,${baudrate}\0"\
 380         "flash_nfs=run nfsargs addip addtty;"                           \
 381                 "bootm ${kernel_addr}\0"                                \
 382         "flash_self=run ramargs addip addtty;"                          \
 383                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
 384         "net_nfs=tftp 200000 ${bootfile};run nfsargs addip addtty;"     \
 385                 "bootm\0"                                               \
 386         "load=tftp 100000 /tftpboot/mpc8349emds/u-boot.bin\0"           \
 387         "update=protect off fe000000 fe03ffff; "                        \
 388                 "era fe000000 fe03ffff; cp.b 100000 fe000000 ${filesize}\0"\
 389         "upd=run load update\0"                                         \
 390         "fdtaddr=780000\0"                                              \
 391         "fdtfile=mpc834x_mds.dtb\0"                                     \
 392         ""
 393
 394 #define CONFIG_NFSBOOTCOMMAND                                           \
 395         "setenv bootargs root=/dev/nfs rw "                             \
 396                 "nfsroot=$serverip:$rootpath "                          \
 397                 "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:"   \
 398                                                         "$netdev:off "  \
 399                 "console=$consoledev,$baudrate $othbootargs;"           \
 400         "tftp $loadaddr $bootfile;"                                     \
 401         "tftp $fdtaddr $fdtfile;"                                       \
 402         "bootm $loadaddr - $fdtaddr"
 403
 404 #define CONFIG_RAMBOOTCOMMAND                                           \
 405         "setenv bootargs root=/dev/ram rw "                             \
 406                 "console=$consoledev,$baudrate $othbootargs;"           \
 407         "tftp $ramdiskaddr $ramdiskfile;"                               \
 408         "tftp $loadaddr $bootfile;"                                     \
 409         "tftp $fdtaddr $fdtfile;"                                       \
 410         "bootm $loadaddr $ramdiskaddr $fdtaddr"
 411
 412 #define CONFIG_BOOTCOMMAND      "run flash_self"
 413
 414 #endif  /* __CONFIG_H */