include/configs/MPC8349ADS.h

   1 /*
   2  * Copyright 2004 Freescale Semiconductor.
   3  *
   4  * See file CREDITS for list of people who contributed to this
   5  * project.
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; either version 2 of
  10  * the License, or (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  20  * MA 02111-1307 USA
  21  */
  22
  23 /*
  24  * mpc8349ads board configuration file
  25  *
  26  * Please refer to doc/README.mpc83xxads for more info.
  27  */
  28
  29 #ifndef __CONFIG_H
  30 #define __CONFIG_H
  31
  32 #undef DEBUG
  33
  34 #define CONFIG_MII
  35
  36 /*
  37  * High Level Configuration Options
  38  */
  39 #define CONFIG_E300             1       /* E300 Family */
  40 #define CONFIG_MPC83XX          1       /* MPC83XX family */
  41 #define CONFIG_MPC8349          1       /* MPC8349 specific */
  42 #define CONFIG_MPC8349ADS       1       /* MPC8349ADS board specific */
  43
  44 #define CONFIG_PCI
  45
  46 #define CONFIG_TSEC_ENET                /* tsec ethernet support */
  47 #define CONFIG_ENV_OVERWRITE
  48
  49 #define CONFIG_SPD_EEPROM               /* Use SPD EEPROM for DDR setup*/
  50
  51 #undef CONFIG_DDR_ECC                   /* only for ECC DDR module */
  52
  53 #define PCI_66M
  54 #ifdef PCI_66M
  55 #define CONFIG_83XX_CLKIN       66000000        /* in Hz */
  56 #else
  57 #define CONFIG_83XX_CLKIN       33000000        /* in Hz */
  58 #endif
  59
  60 #ifndef CONFIG_SYS_CLK_FREQ
  61 #ifdef PCI_66M
  62 #define CONFIG_SYS_CLK_FREQ     66000000
  63 #else
  64 #define CONFIG_SYS_CLK_FREQ     33000000
  65 #endif
  66 #endif
  67
  68 #define CONFIG_BOARD_EARLY_INIT_F       /* call board_pre_init */
  69
  70 #define CFG_IMMRBAR             0xE0000000
  71
  72 #undef CFG_DRAM_TEST                   /* memory test, takes time */
  73 #define CFG_MEMTEST_START       0x00000000      /* memtest region */
  74 #define CFG_MEMTEST_END         0x00100000
  75
  76
  77
  78 /*
  79  * DDR Setup
  80  */
  81
  82 #define CFG_DDR_BASE    0x00000000      /* DDR is system memory*/
  83 #define CFG_SDRAM_BASE CFG_DDR_BASE
  84 #undef  CONFIG_DDR_2T_TIMING
  85 #define CFG_DDR_SDRAM_BASE CFG_DDR_BASE
  86
  87 #if defined(CONFIG_SPD_EEPROM)
  88     /*
  89      * Determine DDR configuration from I2C interface.
  90      */
  91     #define SPD_EEPROM_ADDRESS  0x51            /* DDR DIMM */
  92
  93 #else
  94     /*
  95      * Manually set up DDR parameters
  96      */
  97     #define CFG_DDR_SIZE            256         /* Mb */
  98     #define CFG_DDR_CONFIG      (CSCONFIG_EN | CSCONFIG_ROW_BIT_13 | CSCONFIG_COL_BIT_9)
  99     #define CFG_DDR_TIMING_1    0x37344321
 100     #define CFG_DDR_TIMING_2    0x00000800  /* P9-45,may need tuning */
 101     #define CFG_DDR_CONTROL     0xc2000000  /* unbuffered,no DYN_PWR */
 102     #define CFG_DDR_MODE        0x00000062  /* DLL,normal,seq,4/2.5 */
 103     #define CFG_DDR_INTERVAL    0x05200100  /* autocharge,no open page */
 104 #endif
 105
 106
 107 /*
 108  * SDRAM on the Local Bus
 109  */
 110 #define CFG_LBC_SDRAM_BASE      0xf0000000      /* Localbus SDRAM */
 111 #define CFG_LBC_SDRAM_SIZE      64              /* LBC SDRAM is 64MB */
 112
 113 /*
 114  * FLASH on the Local Bus
 115  */
 116 #define CFG_FLASH_CFI                   /* use the Common Flash Interface */
 117 #define CFG_FLASH_CFI_DRIVER                    /* use the CFI driver */
 118 #define CFG_FLASH_BASE          0xFE000000      /* start of FLASH   */
 119 #define CFG_FLASH_SIZE          8               /* FLASH size in MB */
 120 /* #define CFG_FLASH_USE_BUFFER_WRITE */
 121
 122 #define CFG_BR0_PRELIM  (CFG_FLASH_BASE |       /* Flash Base address */ \
 123                         (2 << BR_PS_SHIFT) |    /* 32 bit port size */   \
 124                         BR_V)                   /* valid */
 125 #define CFG_OR0_PRELIM          0xff806ff7      /* 16Mb Flash size*/
 126 #define CFG_LBLAWBAR0_PRELIM CFG_FLASH_BASE     /* Window base at flash base */
 127 #define CFG_LBLAWAR0_PRELIM  0x80000016         /* 16Mb window size */
 128
 129
 130 #define CFG_MAX_FLASH_BANKS     1               /* number of banks */
 131 #define CFG_MAX_FLASH_SECT      64              /* sectors per device */
 132
 133 #undef  CFG_FLASH_CHECKSUM
 134 #define CFG_FLASH_ERASE_TOUT    60000   /* Flash Erase Timeout (ms) */
 135 #define CFG_FLASH_WRITE_TOUT    500     /* Flash Write Timeout (ms) */
 136
 137 #define CFG_MID_FLASH_JUMP      0x7F000000
 138 #define CFG_MONITOR_BASE        TEXT_BASE       /* start of monitor */
 139
 140
 141 #if (CFG_MONITOR_BASE < CFG_FLASH_BASE)
 142 #define CFG_RAMBOOT
 143 #else
 144 #undef  CFG_RAMBOOT
 145 #endif
 146
 147 /*
 148  * BCSR register on local bus 32KB, 8-bit wide for ADS config reg
 149  */
 150 #define CFG_BCSR             0xF8000000
 151 #define CFG_LBLAWBAR1_PRELIM CFG_BCSR   /* Access window base at BCSR base */
 152 #define CFG_LBLAWAR1_PRELIM  0x8000000E         /* Access window size 32K */
 153 #define CFG_BR1_PRELIM    (CFG_BCSR|0x00000801) /* Port-size=8bit, MSEL=GPCM */
 154 #define CFG_OR1_PRELIM          0xFFFFE8f0      /* length 32K */
 155
 156
 157 #define CONFIG_L1_INIT_RAM
 158 #define CFG_INIT_RAM_LOCK       1
 159 #define CFG_INIT_RAM_ADDR       0xe4010000   /* Initial RAM address */
 160 #define CFG_INIT_RAM_END        0x1000       /* End of used area in RAM*/
 161
 162 #define CFG_GBL_DATA_SIZE       0x100     /* num bytes initial data */
 163 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 164 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 165
 166 #define CFG_MONITOR_LEN         (256 * 1024) /* Reserve 256 kB for Mon */
 167 #define CFG_MALLOC_LEN          (128 * 1024) /* Reserved for malloc */
 168
 169 /*
 170  * Local Bus LCRR and LBCR regs
 171  *    LCRR:  DLL bypass, Clock divider is 4
 172  * External Local Bus rate is
 173  *    CLKIN * HRCWL_CSB_TO_CLKIN / HRCWL_LCL_BUS_TO_SCB_CLK / LCRR_CLKDIV
 174  */
 175 #define CFG_LCRR        (LCRR_DBYP | LCRR_CLKDIV_4)
 176 #define CFG_LBC_LBCR    0x00000000
 177
 178 #define CFG_LB_SDRAM    /* if board has SRDAM on local bus */
 179
 180 #ifdef CFG_LB_SDRAM
 181 /*local bus BR2, OR2 definition for SDRAM if soldered on the ADS board*/
 182 /*
 183  * Base Register 2 and Option Register 2 configure SDRAM.
 184  * The SDRAM base address, CFG_LBC_SDRAM_BASE, is 0xf0000000.
 185  *
 186  * For BR2, need:
 187  *    Base address of 0xf0000000 = BR[0:16] = 1111 0000 0000 0000 0
 188  *    port-size = 32-bits = BR2[19:20] = 11
 189  *    no parity checking = BR2[21:22] = 00
 190  *    SDRAM for MSEL = BR2[24:26] = 011
 191  *    Valid = BR[31] = 1
 192  *
 193  * 0    4    8    12   16   20   24   28
 194  * 1111 0000 0000 0000 0001 1000 0110 0001 = f0001861
 195  *
 196  * FIXME: CFG_LBC_SDRAM_BASE should be masked and OR'ed into
 197  * FIXME: the top 17 bits of BR2.
 198  */
 199
 200 #define CFG_BR2_PRELIM          0xf0001861 /*Port-size=32bit, MSEL=SDRAM*/
 201
 202 #define CFG_LBLAWBAR2_PRELIM 0xF0000000
 203
 204 #define CFG_LBLAWAR2_PRELIM 0x80000019 /*64M*/
 205
 206
 207 /*
 208  * The SDRAM size in MB, CFG_LBC_SDRAM_SIZE, is 64.
 209  *
 210  * For OR2, need:
 211  *    64MB mask for AM, OR2[0:7] = 1111 1100
 212  *                 XAM, OR2[17:18] = 11
 213  *    9 columns OR2[19-21] = 010
 214  *    13 rows   OR2[23-25] = 100
 215  *    EAD set for extra time OR[31] = 1
 216  *
 217  * 0    4    8    12   16   20   24   28
 218  * 1111 1100 0000 0000 0110 1001 0000 0001 = fc006901
 219  */
 220
 221 #define CFG_OR2_PRELIM  0xfc006901
 222
 223 #define CFG_LBC_LSRT    0x32000000    /* LB sdram refresh timer, about 6us */
 224 #define CFG_LBC_MRTPR   0x20000000    /* LB refresh timer prescal, 266MHz/32*/
 225
 226 /*
 227  * LSDMR masks
 228  */
 229 #define CFG_LBC_LSDMR_RFEN      (1 << (31 -  1))
 230 #define CFG_LBC_LSDMR_BSMA1516  (3 << (31 - 10))
 231 #define CFG_LBC_LSDMR_BSMA1617  (4 << (31 - 10))
 232 #define CFG_LBC_LSDMR_RFCR5     (3 << (31 - 16))
 233 #define CFG_LBC_LSDMR_RFCR8     (5 << (31 - 16))
 234 #define CFG_LBC_LSDMR_RFCR16    (7 << (31 - 16))
 235 #define CFG_LBC_LSDMR_PRETOACT3 (3 << (31 - 19))
 236 #define CFG_LBC_LSDMR_PRETOACT6 (5 << (31 - 19))
 237 #define CFG_LBC_LSDMR_PRETOACT7 (7 << (31 - 19))
 238 #define CFG_LBC_LSDMR_ACTTORW3  (3 << (31 - 22))
 239 #define CFG_LBC_LSDMR_ACTTORW7  (7 << (31 - 22))
 240 #define CFG_LBC_LSDMR_ACTTORW6  (6 << (31 - 22))
 241 #define CFG_LBC_LSDMR_BL8       (1 << (31 - 23))
 242 #define CFG_LBC_LSDMR_WRC2      (2 << (31 - 27))
 243 #define CFG_LBC_LSDMR_WRC3      (3 << (31 - 27))
 244 #define CFG_LBC_LSDMR_WRC4      (0 << (31 - 27))
 245 #define CFG_LBC_LSDMR_BUFCMD    (1 << (31 - 29))
 246 #define CFG_LBC_LSDMR_CL3       (3 << (31 - 31))
 247
 248 #define CFG_LBC_LSDMR_OP_NORMAL (0 << (31 - 4))
 249 #define CFG_LBC_LSDMR_OP_ARFRSH (1 << (31 - 4))
 250 #define CFG_LBC_LSDMR_OP_SRFRSH (2 << (31 - 4))
 251 #define CFG_LBC_LSDMR_OP_MRW    (3 << (31 - 4))
 252 #define CFG_LBC_LSDMR_OP_PRECH  (4 << (31 - 4))
 253 #define CFG_LBC_LSDMR_OP_PCHALL (5 << (31 - 4))
 254 #define CFG_LBC_LSDMR_OP_ACTBNK (6 << (31 - 4))
 255 #define CFG_LBC_LSDMR_OP_RWINV  (7 << (31 - 4))
 256
 257 #define CFG_LBC_LSDMR_COMMON    ( CFG_LBC_LSDMR_RFEN            \
 258                                 | CFG_LBC_LSDMR_BSMA1516        \
 259                                 | CFG_LBC_LSDMR_RFCR8           \
 260                                 | CFG_LBC_LSDMR_PRETOACT6       \
 261                                 | CFG_LBC_LSDMR_ACTTORW3        \
 262                                 | CFG_LBC_LSDMR_BL8             \
 263                                 | CFG_LBC_LSDMR_WRC3            \
 264                                 | CFG_LBC_LSDMR_CL3             \
 265                                 )
 266
 267
 268 /*
 269  * SDRAM Controller configuration sequence.
 270  */
 271 #define CFG_LBC_LSDMR_1         ( CFG_LBC_LSDMR_COMMON \
 272                                 | CFG_LBC_LSDMR_OP_PCHALL)
 273 #define CFG_LBC_LSDMR_2         ( CFG_LBC_LSDMR_COMMON \
 274                                 | CFG_LBC_LSDMR_OP_ARFRSH)
 275 #define CFG_LBC_LSDMR_3         ( CFG_LBC_LSDMR_COMMON \
 276                                 | CFG_LBC_LSDMR_OP_ARFRSH)
 277 #define CFG_LBC_LSDMR_4         ( CFG_LBC_LSDMR_COMMON \
 278                                 | CFG_LBC_LSDMR_OP_MRW)
 279 #define CFG_LBC_LSDMR_5         ( CFG_LBC_LSDMR_COMMON \
 280                                 | CFG_LBC_LSDMR_OP_NORMAL)
 281
 282 #endif
 283
 284
 285
 286
 287
 288 /*
 289  * Serial Port
 290  */
 291 #define CONFIG_CONS_INDEX     1
 292 #undef  CONFIG_SERIAL_SOFTWARE_FIFO
 293 #define CFG_NS16550
 294 #define CFG_NS16550_SERIAL
 295 #define CFG_NS16550_REG_SIZE    1
 296 #define CFG_NS16550_CLK         get_bus_freq(0)
 297
 298 #define CFG_BAUDRATE_TABLE  \
 299         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
 300
 301 #define CFG_NS16550_COM1        (CFG_IMMRBAR+0x4500)
 302 #define CFG_NS16550_COM2        (CFG_IMMRBAR+0x4600)
 303
 304 /* Use the HUSH parser */
 305 #define CFG_HUSH_PARSER
 306 #ifdef  CFG_HUSH_PARSER
 307 #define CFG_PROMPT_HUSH_PS2 "> "
 308 #endif
 309
 310 /* I2C */
 311 #define  CONFIG_HARD_I2C                /* I2C with hardware support*/
 312 #undef  CONFIG_SOFT_I2C                 /* I2C bit-banged */
 313 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address */
 314 #define CFG_I2C_SLAVE           0x7F
 315 #define CFG_I2C_NOPROBES        {0x69}  /* Don't probe these addrs */
 316 #define CFG_I2C_OFFSET      0x3000
 317 #define CFG_I2C2_OFFSET      0x3100
 318
 319 /* TSEC */
 320 #define CFG_TSEC1_OFFSET 0x24000
 321 #define CFG_TSEC1 (CFG_IMMRBAR+CFG_TSEC1_OFFSET)
 322 #define CFG_TSEC2_OFFSET 0x25000
 323 #define CFG_TSEC2 (CFG_IMMRBAR+CFG_TSEC2_OFFSET)
 324
 325
 326 /* IO Configuration */
 327 #define CFG_IO_CONF (\
 328         IO_CONF_UART |\
 329         IO_CONF_TSEC1 |\
 330         IO_CONF_IRQ0 |\
 331         IO_CONF_IRQ1 |\
 332         IO_CONF_IRQ2 |\
 333         IO_CONF_IRQ3 |\
 334         IO_CONF_IRQ4 |\
 335         IO_CONF_IRQ5 |\
 336         IO_CONF_IRQ6 |\
 337         IO_CONF_IRQ7 )
 338
 339 /*
 340  * General PCI
 341  * Addresses are mapped 1-1.
 342  */
 343 #define CFG_PCI1_MEM_BASE       0x80000000
 344 #define CFG_PCI1_MEM_PHYS       CFG_PCI1_MEM_BASE
 345 #define CFG_PCI1_MEM_SIZE       0x20000000      /* 512M */
 346 #define CFG_PCI1_IO_BASE        0x00000000
 347 #define CFG_PCI1_IO_PHYS        0xe2000000
 348 #define CFG_PCI1_IO_SIZE        0x1000000       /* 16M */
 349
 350
 351 #define CFG_PCI2_MEM_BASE       0xA0000000
 352 #define CFG_PCI2_MEM_PHYS       CFG_PCI2_MEM_BASE
 353 #define CFG_PCI2_MEM_SIZE       0x20000000      /* 512M */
 354 #define CFG_PCI2_IO_BASE        0x00000000
 355 #define CFG_PCI2_IO_PHYS        0xe3000000
 356 #define CFG_PCI2_IO_SIZE        0x1000000       /* 16M */
 357 #if defined(CONFIG_PCI)
 358
 359 //#define PCI_64BIT
 360 #define PCI_ALL_PCI1
 361 //#define PCI_ONE_PCI1
 362 //#define PCI_TWO_PCI1
 363 #if defined(PCI_64BIT)
 364 #undef PCI_ALL_PCI1
 365 #undef PCI_TWO_PCI1
 366 #undef PCI_ONE_PCI1
 367 #endif
 368
 369 #define CONFIG_NET_MULTI
 370 #define CONFIG_PCI_PNP                  /* do pci plug-and-play */
 371
 372 #undef CONFIG_EEPRO100
 373 #undef CONFIG_TULIP
 374
 375 #if !defined(CONFIG_PCI_PNP)
 376     #define PCI_ENET0_IOADDR    0xFIXME
 377     #define PCI_ENET0_MEMADDR   0xFIXME
 378     #define PCI_IDSEL_NUMBER    0x0c    /* slot0->3(IDSEL)=12->15 */
 379 #endif
 380
 381 #undef CONFIG_PCI_SCAN_SHOW             /* show pci devices on startup */
 382 #define CFG_PCI_SUBSYS_VENDORID 0x1057  /* Motorola */
 383
 384 #endif  /* CONFIG_PCI */
 385
 386
 387 #if defined(CONFIG_TSEC_ENET)
 388
 389 #ifndef CONFIG_NET_MULTI
 390 #define CONFIG_NET_MULTI        1
 391 #endif
 392
 393 #define CONFIG_GMII             1       /* MII PHY management */
 394 #define CONFIG_MPC83XX_TSEC1    1
 395 #define CONFIG_MPC83XX_TSEC1_NAME       "TSEC0"
 396 #define CONFIG_MPC83XX_TSEC2    1
 397 #define CONFIG_MPC83XX_TSEC2_NAME       "TSEC1"
 398 #define TSEC1_PHY_ADDR          0
 399 #define TSEC2_PHY_ADDR          1
 400 #define TSEC1_PHYIDX            0
 401 #define TSEC2_PHYIDX            0
 402
 403 /* Options are: TSEC[0-1] */
 404 #define CONFIG_ETHPRIME         "TSEC0"
 405
 406 #endif  /* CONFIG_TSEC_ENET */
 407
 408
 409 /*
 410  * Environment
 411  */
 412 #ifndef CFG_RAMBOOT
 413   #define CFG_ENV_IS_IN_FLASH   1
 414   #define CFG_ENV_ADDR          (CFG_MONITOR_BASE + 0x40000)
 415   #define CFG_ENV_SECT_SIZE     0x40000 /* 256K(one sector) for env */
 416   #define CFG_ENV_SIZE          0x2000
 417 #else
 418   #define CFG_NO_FLASH          1       /* Flash is not usable now */
 419   #define CFG_ENV_IS_NOWHERE    1       /* Store ENV in memory only */
 420   #define CFG_ENV_ADDR          (CFG_MONITOR_BASE - 0x1000)
 421   #define CFG_ENV_SIZE          0x2000
 422 #endif
 423
 424 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
 425 #define CFG_LOADS_BAUD_CHANGE   1       /* allow baudrate change */
 426
 427 #if defined(CFG_RAMBOOT)
 428   #if defined(CONFIG_PCI)
 429     #define  CONFIG_COMMANDS    ((CONFIG_CMD_DFL        \
 430                                  | CFG_CMD_PING         \
 431                                  | CFG_CMD_PCI          \
 432                                  | CFG_CMD_I2C)         \
 433                                 &                       \
 434                                  ~(CFG_CMD_ENV          \
 435                                   | CFG_CMD_LOADS))
 436   #else
 437     #define  CONFIG_COMMANDS    ((CONFIG_CMD_DFL        \
 438                                  | CFG_CMD_PING         \
 439                                  | CFG_CMD_I2C)         \
 440                                 &                       \
 441                                  ~(CFG_CMD_ENV          \
 442                                   | CFG_CMD_LOADS))
 443   #endif
 444 #else
 445   #if defined(CONFIG_PCI)
 446     #define  CONFIG_COMMANDS    (CONFIG_CMD_DFL         \
 447                                 | CFG_CMD_PCI           \
 448                                 | CFG_CMD_PING          \
 449                                 | CFG_CMD_I2C)
 450   #else
 451     #define  CONFIG_COMMANDS    (CONFIG_CMD_DFL         \
 452                                 | CFG_CMD_PING          \
 453                                 | CFG_CMD_I2C       \
 454                                 | CFG_CMD_MII       \
 455                                 )
 456   #endif
 457 #endif
 458
 459 #include <cmd_confdefs.h>
 460
 461 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
 462
 463 /*
 464  * Miscellaneous configurable options
 465  */
 466 #define CFG_LONGHELP                    /* undef to save memory */
 467 #define CFG_LOAD_ADDR   0x2000000       /* default load address */
 468 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt */
 469
 470 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 471     #define CFG_CBSIZE  1024            /* Console I/O Buffer Size */
 472 #else
 473     #define CFG_CBSIZE  256             /* Console I/O Buffer Size */
 474 #endif
 475
 476 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 477 #define CFG_MAXARGS     16              /* max number of command args */
 478 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size */
 479 #define CFG_HZ          1000            /* decrementer freq: 1ms ticks */
 480
 481 /*
 482  * For booting Linux, the board info and command line data
 483  * have to be in the first 8 MB of memory, since this is
 484  * the maximum mapped by the Linux kernel during initialization.
 485  */
 486 #define CFG_BOOTMAPSZ   (8 << 20)       /* Initial Memory map for Linux*/
 487
 488 /* Cache Configuration */
 489 #define CFG_DCACHE_SIZE         32768
 490 #define CFG_CACHELINE_SIZE      32
 491 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 492 #define CFG_CACHELINE_SHIFT     5       /*log base 2 of the above value*/
 493 #endif
 494
 495 #define CFG_RCWH_PCIHOST 0x80000000 /* PCIHOST  */
 496
 497 #define CFG_HRCW_LOW (\
 498         HRCWL_LCL_BUS_TO_SCB_CLK_1X1 |\
 499         HRCWL_DDR_TO_SCB_CLK_1X1 |\
 500         HRCWL_CSB_TO_CLKIN_4X1 |\
 501         HRCWL_VCO_1X2 |\
 502         HRCWL_CORE_TO_CSB_2X1)
 503
 504 #if defined(PCI_64BIT)
 505 #define CFG_HRCW_HIGH (\
 506         HRCWH_PCI_HOST |\
 507         HRCWH_64_BIT_PCI |\
 508         HRCWH_PCI1_ARBITER_ENABLE |\
 509         HRCWH_PCI2_ARBITER_DISABLE |\
 510         HRCWH_CORE_ENABLE |\
 511         HRCWH_FROM_0X00000100 |\
 512         HRCWH_BOOTSEQ_DISABLE |\
 513         HRCWH_SW_WATCHDOG_DISABLE |\
 514         HRCWH_ROM_LOC_LOCAL_16BIT |\
 515         HRCWH_TSEC1M_IN_GMII |\
 516         HRCWH_TSEC2M_IN_GMII )
 517 #else
 518 #define CFG_HRCW_HIGH (\
 519         HRCWH_PCI_HOST |\
 520         HRCWH_32_BIT_PCI |\
 521         HRCWH_PCI1_ARBITER_ENABLE |\
 522         HRCWH_PCI2_ARBITER_ENABLE |\
 523         HRCWH_CORE_ENABLE |\
 524         HRCWH_FROM_0X00000100 |\
 525         HRCWH_BOOTSEQ_DISABLE |\
 526         HRCWH_SW_WATCHDOG_DISABLE |\
 527         HRCWH_ROM_LOC_LOCAL_16BIT |\
 528         HRCWH_TSEC1M_IN_GMII |\
 529         HRCWH_TSEC2M_IN_GMII )
 530 #endif
 531
 532
 533 #define CFG_HID0_INIT 0x000000000
 534
 535 #define CFG_HID0_FINAL CFG_HID0_INIT
 536
 537 /* #define CFG_HID0_FINAL               (\
 538         HID0_ENABLE_INSTRUCTION_CACHE |\
 539         HID0_ENABLE_M_BIT |\
 540         HID0_ENABLE_ADDRESS_BROADCAST ) */
 541
 542 #define CFG_HID2 0x000000000
 543
 544 /*
 545  * Internal Definitions
 546  *
 547  * Boot Flags
 548  */
 549 #define BOOTFLAG_COLD   0x01    /* Normal Power-On: Boot from FLASH */
 550 #define BOOTFLAG_WARM   0x02    /* Software reboot */
 551
 552 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 553 #define CONFIG_KGDB_BAUDRATE    230400  /* speed of kgdb serial port */
 554 #define CONFIG_KGDB_SER_INDEX   2       /* which serial port to use */
 555 #endif
 556
 557
 558 /*
 559  * Environment Configuration
 560  */
 561
 562 #if defined(CONFIG_TSEC_ENET)
 563 #define CONFIG_ETHADDR   00:04:9f:11:22:33
 564 #define CONFIG_HAS_ETH1
 565 #define CONFIG_ETH1ADDR  00:E0:0C:00:7D:01
 566 #endif
 567
 568 #define CONFIG_IPADDR    10.193.20.150
 569
 570 #define CONFIG_HOSTNAME  unknown
 571 #define CONFIG_ROOTPATH  /tftpboot/10.193.20.150
 572 #define CONFIG_BOOTFILE  /tftpboot/vmlinux.150
 573
 574 #define CONFIG_SERVERIP  10.193.20.58
 575 #define CONFIG_GATEWAYIP 192.168.1.1
 576 #define CONFIG_NETMASK   255.255.255.0
 577
 578 #define CONFIG_LOADADDR  200000 /* default location for tftp and bootm */
 579
 580 #define CONFIG_BOOTDELAY 6      /* -1 disables auto-boot */
 581 #undef  CONFIG_BOOTARGS         /* the boot command will set bootargs */
 582
 583 #define CONFIG_BAUDRATE  115200
 584
 585
 586 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 587    "netdev=eth0\0"                                                      \
 588    "consoledev=ttyS0\0"                                                 \
 589    "ramdiskaddr=400000\0"                                               \
 590    "ramdiskfile=ramfs.83xx\0"                                           \
 591
 592 #define CONFIG_NFSBOOTCOMMAND                                           \
 593    "setenv bootargs root=/dev/nfs rw "                                  \
 594    "nfsroot=$serverip:$rootpath "                                       \
 595    "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off "    \
 596    "console=$consoledev,$baudrate $othbootargs;"                        \
 597    "tftp $loadaddr $bootfile;"                                          \
 598    "bootm $loadaddr"
 599
 600 #define CONFIG_RAMBOOTCOMMAND \
 601    "setenv bootargs root=/dev/ram rw "                                  \
 602    "console=$consoledev,$baudrate $othbootargs;"                        \
 603    "tftp $ramdiskaddr $ramdiskfile;"                                    \
 604    "tftp $loadaddr $bootfile;"                                          \
 605    "bootm $loadaddr $ramdiskaddr"
 606
 607 #define CONFIG_BOOTCOMMAND CONFIG_NFSBOOTCOMMAND
 608
 609 #endif  /* __CONFIG_H */