sunxi: Add support for using MII phy-s with the GMAC nic
[oweals/u-boot.git] / include / configs / IPHASE4539.h
1 /*
2  * (C) Copyright 2002 Wolfgang Grandegger <wg@denx.de>
3  *
4  * This file is based on similar values for other boards found in
5  * other U-Boot config files, mainly tqm8260.h and mpc8260ads.h.
6  *
7  * SPDX-License-Identifier:     GPL-2.0+
8  */
9
10 /*
11  * Config header file for a Interphase 4539 PMC, 64 MB SDRAM, 4MB Flash.
12  */
13
14 #ifndef __CONFIG_H
15 #define __CONFIG_H
16
17 /*-----------------------------------------------------------------------
18  * High Level Configuration Options
19  * (easy to change)
20  */
21
22 #define CONFIG_IPHASE4539       1       /* ...on a Interphase 4539 PMC */
23
24 #define CONFIG_SYS_TEXT_BASE    0xffb00000
25
26 #define CONFIG_CPM2             1       /* Has a CPM2 */
27
28 /*-----------------------------------------------------------------------
29  * select serial console configuration
30  *
31  * if either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
32  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
33  * for SCC).
34  *
35  * if CONFIG_CONS_NONE is defined, then the serial console routines must
36  * defined elsewhere (for example, on the cogent platform, there are serial
37  * ports on the motherboard which are used for the serial console - see
38  * cogent/cma101/serial.[ch]).
39  */
40 #define CONFIG_CONS_ON_SMC              /* define if console on SMC */
41 #undef  CONFIG_CONS_ON_SCC              /* define if console on SCC */
42 #undef  CONFIG_CONS_NONE                /* define if console on something else */
43 #define CONFIG_CONS_INDEX       1       /* which serial channel for console */
44
45 /*-----------------------------------------------------------------------
46  * select ethernet configuration
47  *
48  * if either CONFIG_ETHER_ON_SCC or CONFIG_ETHER_ON_FCC is selected, then
49  * CONFIG_ETHER_INDEX must be set to the channel number (1-4 for SCC, 1-3
50  * for FCC)
51  *
52  * if CONFIG_ETHER_NONE is defined, then either the ethernet routines must be
53  * defined elsewhere (as for the console), or CONFIG_CMD_NET must be unset.
54  */
55 #undef  CONFIG_ETHER_ON_SCC             /* define if ether on SCC   */
56 #define CONFIG_ETHER_ON_FCC             /* define if ether on FCC   */
57 #undef  CONFIG_ETHER_NONE               /* define if ether on something else */
58 #define CONFIG_ETHER_INDEX      3       /* which channel for ether  */
59
60 #if defined(CONFIG_ETHER_ON_FCC) && (CONFIG_ETHER_INDEX == 3)
61
62 /*-----------------------------------------------------------------------
63  * - Rx-CLK is CLK14
64  * - Tx-CLK is CLK16
65  * - Select bus for bd/buffers (see 28-13)
66  * - Half duplex
67  */
68 # define CONFIG_SYS_CMXFCR_MASK3        (CMXFCR_FC3 | CMXFCR_RF3CS_MSK | CMXFCR_TF3CS_MSK)
69 # define CONFIG_SYS_CMXFCR_VALUE3       (CMXFCR_RF3CS_CLK14 | CMXFCR_TF3CS_CLK16)
70 # define CONFIG_SYS_CPMFCR_RAMTYPE      0
71 # define CONFIG_SYS_FCC_PSMR            (FCC_PSMR_FDE|FCC_PSMR_LPB)
72
73 #endif  /* CONFIG_ETHER_ON_FCC, CONFIG_ETHER_INDEX */
74
75 /* other options */
76
77 #define CONFIG_8260_CLKIN       66666666        /* in Hz */
78 #define CONFIG_BAUDRATE         19200
79
80 /*
81  * BOOTP options
82  */
83 #define CONFIG_BOOTP_SUBNETMASK
84 #define CONFIG_BOOTP_GATEWAY
85 #define CONFIG_BOOTP_HOSTNAME
86 #define CONFIG_BOOTP_BOOTPATH
87 #define CONFIG_BOOTP_BOOTFILESIZE
88
89 /*
90  * select i2c support configuration
91  *
92  * Supported configurations are {none, software, hardware} drivers.
93  * If the software driver is chosen, there are some additional
94  * configuration items that the driver uses to drive the port pins.
95  */
96 #define CONFIG_SYS_I2C
97 #define CONFIG_SYS_I2C_SOFT             /* I2C bit-banged */
98 #define CONFIG_SYS_I2C_SOFT_SPEED       400000
99 #define CONFIG_SYS_I2C_SOFT_SLAVE       0x7F
100 /*
101  * Software (bit-bang) I2C driver configuration
102  */
103 #define I2C_PORT        3               /* Port A=0, B=1, C=2, D=3 */
104 #define I2C_ACTIVE      (iop->pdir |=  0x00010000)
105 #define I2C_TRISTATE    (iop->pdir &= ~0x00010000)
106 #define I2C_READ        ((iop->pdat & 0x00010000) != 0)
107 #define I2C_SDA(bit)    if(bit) iop->pdat |=  0x00010000; \
108                         else    iop->pdat &= ~0x00010000
109 #define I2C_SCL(bit)    if(bit) iop->pdat |=  0x00020000; \
110                         else    iop->pdat &= ~0x00020000
111 #define I2C_DELAY       udelay(5)       /* 1/4 I2C clock duration */
112
113
114 /*
115  * Command line configuration.
116  */
117 #include <config_cmd_default.h>
118
119
120 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds */
121 #define CONFIG_BOOTCOMMAND      "bootm 100000"  /* autoboot command */
122 #define CONFIG_BOOTARGS         "root=/dev/ram rw"
123
124 #if defined(CONFIG_CMD_KGDB)
125 #undef  CONFIG_KGDB_ON_SMC              /* define if kgdb on SMC */
126 #define CONFIG_KGDB_ON_SCC              /* define if kgdb on SCC */
127 #undef  CONFIG_KGDB_NONE                /* define if kgdb on something else */
128 #define CONFIG_KGDB_INDEX       2       /* which serial channel for kgdb */
129 #define CONFIG_KGDB_BAUDRATE    115200  /* speed to run kgdb serial port at */
130 #endif
131
132 #undef  CONFIG_WATCHDOG                 /* disable platform specific watchdog */
133
134 /*-----------------------------------------------------------------------
135  * Miscellaneous configurable options
136  */
137 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
138 #if defined(CONFIG_CMD_KGDB)
139 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
140 #else
141 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
142 #endif
143 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16)  /* Print Buffer Size */
144 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
145 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
146
147 #define CONFIG_SYS_MEMTEST_START        0x00100000      /* memtest works on     */
148 #define CONFIG_SYS_MEMTEST_END          0x00F00000      /* 1 ... 15 MB in DRAM  */
149
150 #define CONFIG_CLOCKS_IN_MHZ    1       /* clocks passed to Linux in MHz */
151                                         /* for versions < 2.4.5-pre5     */
152
153 #define CONFIG_SYS_LOAD_ADDR            0x100000        /* default load address */
154
155 #define CONFIG_SYS_RESET_ADDRESS        0x04400000
156
157 #define CONFIG_MISC_INIT_R      1       /* We need misc_init_r()        */
158
159 /*-----------------------------------------------------------------------
160  * For booting Linux, the board info and command line data
161  * have to be in the first 8 MB of memory, since this is
162  * the maximum mapped by the Linux kernel during initialization.
163  */
164 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20) /* Initial Memory map for Linux */
165
166 /*-----------------------------------------------------------------------
167  * Start addresses for the final memory configuration (Setup by the
168  * startup code). Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0.
169  */
170 #define CONFIG_SYS_SDRAM_BASE           0x00000000
171 #define CONFIG_SYS_FLASH_BASE           0xFF800000
172
173 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE
174 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)     /* Reserve 256 kB for Monitor  */
175 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc() */
176
177 /*-----------------------------------------------------------------------
178  * FLASH organization
179  */
180 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max num of memory banks      */
181 #define CONFIG_SYS_MAX_FLASH_SECT       64      /* max num of sects on one chip */
182 #define CONFIG_SYS_MAX_FLASH_SIZE       (CONFIG_SYS_MAX_FLASH_SECT * 0x10000)   /* 4 MB */
183
184 #define CONFIG_SYS_FLASH_ERASE_TOUT     2400000 /* Flash Erase Timeout (in ms)  */
185 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (in ms)  */
186
187 /* Environment in FLASH, there is little space left in Serial EEPROM */
188 #define CONFIG_ENV_IS_IN_FLASH  1
189 #define CONFIG_ENV_SECT_SIZE    0x10000 /* We use one complete sector   */
190 #define CONFIG_ENV_ADDR         (CONFIG_SYS_FLASH_BASE + 0x10000) /* 2. sector */
191
192
193 /*-----------------------------------------------------------------------
194  * Hard Reset Configuration Words
195  *
196  * if you change bits in the HRCW, you must also change the CONFIG_SYS_*
197  * defines for the various registers affected by the HRCW e.g. changing
198  * HRCW_DPPCxx requires you to also change CONFIG_SYS_SIUMCR.
199  */
200 #define CONFIG_SYS_HRCW_MASTER ( ( HRCW_BPS01 | HRCW_EBM )              |\
201                           ( HRCW_L2CPC10 | HRCW_ISB110 )        |\
202                           ( HRCW_MMR11 | HRCW_APPC10 )          |\
203                           ( HRCW_CS10PC01 | HRCW_MODCK_H0101 )   \
204                         ) /* 0x14863245 */
205
206 /* no slaves */
207 #define CONFIG_SYS_HRCW_SLAVE1 0
208 #define CONFIG_SYS_HRCW_SLAVE2 0
209 #define CONFIG_SYS_HRCW_SLAVE3 0
210 #define CONFIG_SYS_HRCW_SLAVE4 0
211 #define CONFIG_SYS_HRCW_SLAVE5 0
212 #define CONFIG_SYS_HRCW_SLAVE6 0
213 #define CONFIG_SYS_HRCW_SLAVE7 0
214
215 /*-----------------------------------------------------------------------
216  * Internal Memory Mapped Register
217  */
218 #define CONFIG_SYS_IMMR         0xFF000000 /* We keep original value */
219
220 /*-----------------------------------------------------------------------
221  * Definitions for initial stack pointer and data area (in DPRAM)
222  */
223 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
224 #define CONFIG_SYS_INIT_RAM_SIZE        0x4000  /* Size of used area in DPRAM   */
225 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
226 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
227
228 /*-----------------------------------------------------------------------
229  * Cache Configuration
230  */
231 #define CONFIG_SYS_CACHELINE_SIZE       32     /* For MPC8260 CPU               */
232 #if defined(CONFIG_CMD_KGDB)
233 # define CONFIG_SYS_CACHELINE_SHIFT     5      /* log base 2 of the above value */
234 #endif
235
236 /*-----------------------------------------------------------------------
237  * HIDx - Hardware Implementation-dependent Registers           2-11
238  *-----------------------------------------------------------------------
239  * HID0 also contains cache control.
240  *
241  * HID1 has only read-only information - nothing to set.
242  */
243 #define CONFIG_SYS_HID0_INIT    (HID0_ICE|HID0_DCE|HID0_ICFI|HID0_DCI|\
244                          HID0_IFEM|HID0_ABE)
245 #define CONFIG_SYS_HID0_FINAL   (HID0_IFEM|HID0_ABE)
246 #define CONFIG_SYS_HID2 0
247
248 /*-----------------------------------------------------------------------
249  * RMR - Reset Mode Register                                     5-5
250  *-----------------------------------------------------------------------
251  * turn on Checkstop Reset Enable
252  */
253 #define CONFIG_SYS_RMR          RMR_CSRE
254
255 /*-----------------------------------------------------------------------
256  * BCR - Bus Configuration                                       4-25
257  *-----------------------------------------------------------------------
258  */
259 #define CONFIG_SYS_BCR          0xA01C0000
260
261 /*-----------------------------------------------------------------------
262  * SIUMCR - SIU Module Configuration                             4-31
263  *-----------------------------------------------------------------------
264  */
265 #define CONFIG_SYS_SIUMCR       0X4205C000
266
267 /*-----------------------------------------------------------------------
268  * SYPCR - System Protection Control                             4-35
269  * SYPCR can only be written once after reset!
270  *-----------------------------------------------------------------------
271  * Watchdog & Bus Monitor Timer max, 60x Bus Monitor enable
272  */
273 #if defined (CONFIG_WATCHDOG)
274 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
275                          SYPCR_SWRI|SYPCR_SWP|SYPCR_SWE)
276 #else
277 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
278                          SYPCR_SWRI|SYPCR_SWP)
279 #endif /* CONFIG_WATCHDOG */
280
281 /*-----------------------------------------------------------------------
282  * TMCNTSC - Time Counter Status and Control                     4-40
283  * Clear once per Second and Alarm Interrupt Status, Set 32KHz timersclk,
284  * and enable Time Counter
285  *-----------------------------------------------------------------------
286  */
287 #define CONFIG_SYS_TMCNTSC      (TMCNTSC_SEC|TMCNTSC_ALR|TMCNTSC_TCF|TMCNTSC_TCE)
288
289 /*-----------------------------------------------------------------------
290  * PISCR - Periodic Interrupt Status and Control                 4-42
291  *-----------------------------------------------------------------------
292  * Clear Periodic Interrupt Status, Set 32KHz timersclk, and enable
293  * Periodic timer
294  */
295 #define CONFIG_SYS_PISCR        (PISCR_PS|PISCR_PTF|PISCR_PTE)
296
297 /*-----------------------------------------------------------------------
298  * SCCR - System Clock Control                                   9-8
299  *-----------------------------------------------------------------------
300  * Ensure DFBRG is Divide by 16
301  */
302 #define CONFIG_SYS_SCCR 0
303
304 /*-----------------------------------------------------------------------
305  * RCCR - RISC Controller Configuration                         13-7
306  *-----------------------------------------------------------------------
307  */
308 #define CONFIG_SYS_RCCR 0
309
310 /*-----------------------------------------------------------------------
311  * Init Memory Controller:
312  *
313  * Bank Bus     Machine PortSz  Device
314  * ---- ---     ------- ------  ------
315  *  0   60x     GPCM    64 bit  FLASH
316  *  1   60x     SDRAM   64 bit  SDRAM
317  */
318
319 #define CONFIG_SYS_BR0_PRELIM   ((CONFIG_SYS_FLASH_BASE & BRx_BA_MSK) | 0x0801)
320 #define CONFIG_SYS_OR0_PRELIM   0xFF800882
321 #define CONFIG_SYS_BR1_PRELIM   ((CONFIG_SYS_SDRAM_BASE & BRx_BA_MSK) | 0x0041)
322 #define CONFIG_SYS_OR1_PRELIM   0xF8002CD0
323
324 #define CONFIG_SYS_PSDMR        0x404A241A
325 #define CONFIG_SYS_MPTPR        0x00007400
326 #define CONFIG_SYS_PSRT 0x00000007
327
328 #endif /* __CONFIG_H */