sunxi: Add support for using MII phy-s with the GMAC nic
[oweals/u-boot.git] / include / configs / G2000.h
1 /*
2  * (C) Copyright 2004
3  * Stefan Roese, esd gmbh germany, stefan.roese@esd-electronics.com
4  *
5  * SPDX-License-Identifier:     GPL-2.0+
6  */
7
8 /*
9  * board/config.h - configuration options, board specific
10  */
11
12 #ifndef __CONFIG_H
13 #define __CONFIG_H
14
15 /*
16  * High Level Configuration Options
17  * (easy to change)
18  */
19
20 #define CONFIG_405EP            1       /* This is a PPC405 CPU         */
21 #define CONFIG_G2000            1       /* ...on a PLU405 board         */
22
23 #define CONFIG_SYS_TEXT_BASE    0xFFFC0000
24
25 #define CONFIG_BOARD_EARLY_INIT_F 1     /* call board_early_init_f()    */
26 #define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
27
28 #define CONFIG_SYS_CLK_FREQ     33333333 /* external frequency to pll   */
29
30 #if 0 /* test-only */
31 #define CONFIG_BAUDRATE         115200
32 #else
33 #define CONFIG_BAUDRATE         9600
34 #endif
35
36 #define CONFIG_PREBOOT
37
38 #undef  CONFIG_BOOTARGS
39
40 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
41         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
42                 "nfsroot=${serverip}:${rootpath}\0"                     \
43         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
44         "addip=setenv bootargs ${bootargs} "                            \
45                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
46                 ":${hostname}:${netdev}:off\0"                          \
47         "addmisc=setenv bootargs ${bootargs} "                          \
48                 "console=ttyS0,${baudrate} "                            \
49                 "panic=1\0"                                             \
50         "flash_nfs=run nfsargs addip addmisc;"                          \
51                 "bootm ${kernel_addr}\0"                                \
52         "flash_self=run ramargs addip addmisc;"                         \
53                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
54         "net_nfs=tftp 200000 ${bootfile};"                              \
55                 "run nfsargs addip addmisc;bootm\0"                     \
56         "rootpath=/opt/eldk/ppc_4xx\0"                                  \
57         "bootfile=/tftpboot/g2000/pImage\0"                             \
58         "kernel_addr=ff800000\0"                                        \
59         "ramdisk_addr=ff900000\0"                                       \
60         "pciconfighost=yes\0"                                           \
61         ""
62 #define CONFIG_BOOTCOMMAND      "run net_nfs"
63
64 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change        */
65
66
67 #define CONFIG_PPC4xx_EMAC
68 #define CONFIG_MII              1       /* MII PHY management           */
69 #define CONFIG_PHY_ADDR         0       /* PHY address                  */
70 #define CONFIG_PHY1_ADDR        1       /* PHY address                  */
71
72 #if 0 /* test-only */
73 #define CONFIG_PHY_CLK_FREQ     EMAC_STACR_CLK_66MHZ /* 66 MHz OPB clock*/
74 #endif
75
76
77 /*
78  * BOOTP options
79  */
80 #define CONFIG_BOOTP_BOOTFILESIZE
81 #define CONFIG_BOOTP_BOOTPATH
82 #define CONFIG_BOOTP_GATEWAY
83 #define CONFIG_BOOTP_HOSTNAME
84
85
86 /*
87  * Command line configuration.
88  */
89 #include <config_cmd_default.h>
90
91 #define CONFIG_CMD_DHCP
92 #define CONFIG_CMD_PCI
93 #define CONFIG_CMD_IRQ
94 #define CONFIG_CMD_ELF
95 #define CONFIG_CMD_DATE
96 #define CONFIG_CMD_I2C
97 #define CONFIG_CMD_MII
98 #define CONFIG_CMD_PING
99 #define CONFIG_CMD_BSP
100 #define CONFIG_CMD_EEPROM
101
102
103 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
104
105 #if 0 /* test-only */
106 #define CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
107 #endif
108
109 /*
110  * Miscellaneous configurable options
111  */
112 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
113
114 #undef  CONFIG_SYS_HUSH_PARSER                  /* use "hush" command parser    */
115
116 #if defined(CONFIG_CMD_KGDB)
117 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
118 #else
119 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
120 #endif
121 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
122 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
123 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
124
125 #define CONFIG_SYS_DEVICE_NULLDEV       1       /* include nulldev device       */
126
127 #define CONFIG_SYS_CONSOLE_INFO_QUIET   1       /* don't print console @ startup*/
128
129 #define CONFIG_AUTO_COMPLETE    1       /* add autocompletion support   */
130
131 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
132 #define CONFIG_SYS_MEMTEST_END          0x0C00000       /* 4 ... 12 MB in DRAM  */
133
134 #define CONFIG_CONS_INDEX       1
135 #define CONFIG_SYS_NS16550
136 #define CONFIG_SYS_NS16550_SERIAL
137 #define CONFIG_SYS_NS16550_REG_SIZE     1
138 #define CONFIG_SYS_NS16550_CLK          get_serial_clock()
139
140 #undef  CONFIG_SYS_EXT_SERIAL_CLOCK            /* no external serial clock used */
141 #define CONFIG_SYS_BASE_BAUD        691200
142
143 /* The following table includes the supported baudrates */
144 #define CONFIG_SYS_BAUDRATE_TABLE       \
145         { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
146          57600, 115200, 230400, 460800, 921600 }
147
148 #define CONFIG_SYS_LOAD_ADDR    0x100000        /* default load address */
149 #define CONFIG_SYS_EXTBDINFO    1               /* To use extended board_into (bd_t) */
150
151 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
152 #define CONFIG_BOOTDELAY        3       /* autoboot after 3 seconds     */
153
154 #define CONFIG_VERSION_VARIABLE 1       /* include version env variable */
155
156 #define CONFIG_SYS_RX_ETH_BUFFER        16      /* use 16 rx buffer on 405 emac */
157
158 /*----------------------------------------------------------------------------*/
159 /* adding Ethernet setting:  FTS OUI 00:11:0B */
160 /*----------------------------------------------------------------------------*/
161 #define CONFIG_ETHADDR          00:11:0B:00:00:01
162 #define CONFIG_HAS_ETH1
163 #define CONFIG_ETH1ADDR         00:11:0B:00:00:02
164 #define CONFIG_IPADDR           10.48.8.178
165 #define CONFIG_IP1ADDR          10.48.8.188
166 #define CONFIG_NETMASK          255.255.255.128
167 #define CONFIG_SERVERIP         10.48.8.138
168
169 /*-----------------------------------------------------------------------
170  * RTC stuff
171  *-----------------------------------------------------------------------
172  */
173 #define CONFIG_RTC_DS1337
174 #define CONFIG_SYS_I2C_RTC_ADDR 0x68
175
176 #if 0 /* test-only */
177 /*-----------------------------------------------------------------------
178  * NAND-FLASH stuff
179  *-----------------------------------------------------------------------
180  */
181 #define CONFIG_SYS_MAX_NAND_DEVICE      1       /* Max number of NAND devices           */
182
183 #define CONFIG_SYS_NAND_CE  (0x80000000 >> 1)   /* our CE is GPIO1 */
184 #define CONFIG_SYS_NAND_CLE (0x80000000 >> 2)   /* our CLE is GPIO2 */
185 #define CONFIG_SYS_NAND_ALE (0x80000000 >> 3)   /* our ALE is GPIO3 */
186 #define CONFIG_SYS_NAND_RDY (0x80000000 >> 4)   /* our RDY is GPIO4 */
187
188 #endif
189
190 /*-----------------------------------------------------------------------
191  * PCI stuff
192  *-----------------------------------------------------------------------
193  */
194 #define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
195 #define PCI_HOST_FORCE  1               /* configure as pci host        */
196 #define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
197
198 #define CONFIG_PCI                      /* include pci support          */
199 #define CONFIG_PCI_INDIRECT_BRIDGE      /* indirect PCI bridge support */
200 #define CONFIG_PCI_HOST PCI_HOST_HOST   /* select pci host function     */
201 #define CONFIG_PCI_PNP                  /* do pci plug-and-play         */
202                                         /* resource configuration       */
203
204 #define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
205
206 #define CONFIG_PCI_CONFIG_HOST_BRIDGE 1 /* don't skip host bridge config*/
207
208 #define CONFIG_SYS_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
209 #define CONFIG_SYS_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
210 #define CONFIG_SYS_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
211 #define CONFIG_SYS_PCI_PTM1LA  0x00000000      /* point to sdram               */
212 #define CONFIG_SYS_PCI_PTM1MS  0xfc000001      /* 64MB, enable hard-wired to 1 */
213 #define CONFIG_SYS_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
214 #define CONFIG_SYS_PCI_PTM2LA  0xffc00000      /* point to flash               */
215 #define CONFIG_SYS_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
216 #define CONFIG_SYS_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
217
218 /*
219  * For booting Linux, the board info and command line data
220  * have to be in the first 8 MB of memory, since this is
221  * the maximum mapped by the Linux kernel during initialization.
222  */
223 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
224
225 /*-----------------------------------------------------------------------
226  * FLASH organization
227  */
228 #if 0 /* APC405 */
229 #define CONFIG_SYS_FLASH_CFI            1       /* Flash is CFI conformant              */
230 #define CONFIG_SYS_MAX_FLASH_SECT       128     /* max number of sectors on one chip    */
231 #define CONFIG_SYS_MAX_FLASH_BANKS      2       /* max number of memory banks           */
232 #undef CONFIG_SYS_FLASH_PROTECTION              /* don't use hardware protection        */
233 #define CONFIG_SYS_FLASH_USE_BUFFER_WRITE 1     /* use buffered writes (20x faster)     */
234 #define CONFIG_SYS_FLASH_BASE           0xFE000000 /* test-only...*/
235 #define CONFIG_SYS_FLASH_INCREMENT      0x01000000 /* test-only */
236 #else /* G2000 */
237 #define CONFIG_SYS_FLASH_CFI            1       /* Flash is CFI conformant              */
238 #define CONFIG_SYS_MAX_FLASH_SECT       128     /* max number of sectors on one chip    */
239 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
240 #undef CONFIG_SYS_FLASH_PROTECTION              /* don't use hardware protection        */
241 #define CONFIG_SYS_FLASH_USE_BUFFER_WRITE 1     /* use buffered writes (20x faster)     */
242 #define CONFIG_SYS_FLASH_BASE           0xFF800000 /* test-only...*/
243 #define CONFIG_SYS_FLASH_INCREMENT      0x01000000 /* test-only */
244 #endif
245
246 #define CONFIG_SYS_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
247
248 #define CONFIG_SYS_JFFS2_FIRST_BANK    0           /* use for JFFS2 */
249 #define CONFIG_SYS_JFFS2_NUM_BANKS     1           /* ! second bank contains u-boot    */
250
251 /*-----------------------------------------------------------------------
252  * Start addresses for the final memory configuration
253  * (Set up by the startup code)
254  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
255  */
256 #define CONFIG_SYS_SDRAM_BASE           0x00000000
257 #define CONFIG_SYS_MONITOR_BASE 0xFFFC0000
258 #define CONFIG_SYS_MONITOR_LEN          (256 * 1024)    /* Reserve 256 kB for Monitor   */
259 #define CONFIG_SYS_MALLOC_LEN           (256 * 1024)    /* Reserve 256 kB for malloc()  */
260
261 /*-----------------------------------------------------------------------
262  * Environment Variable setup
263  */
264 #if 1 /* test-only */
265 #define CONFIG_ENV_IS_IN_EEPROM 1       /* use EEPROM for environment vars */
266 #define CONFIG_ENV_OFFSET               0x100   /* environment starts at the beginning of the EEPROM */
267 #define CONFIG_ENV_SIZE         0x700   /* 2048 bytes may be used for env vars*/
268                                    /* total size of a CAT24WC16 is 2048 bytes */
269
270 #else   /* DEFAULT: environment in flash, using redundand flash sectors */
271
272 #define CONFIG_ENV_IS_IN_FLASH  1       /* use FLASH for environment vars */
273 #define CONFIG_ENV_ADDR         0xFFFA0000 /* environment starts before u-boot */
274 #define CONFIG_ENV_SECT_SIZE    0x20000 /* 128k bytes may be used for env vars*/
275
276 #endif
277
278 /*-----------------------------------------------------------------------
279  * I2C EEPROM (CAT24WC16) for environment
280  */
281 #define CONFIG_SYS_I2C
282 #define CONFIG_SYS_I2C_PPC4XX
283 #define CONFIG_SYS_I2C_PPC4XX_CH0
284 #define CONFIG_SYS_I2C_PPC4XX_SPEED_0           400000
285 #define CONFIG_SYS_I2C_PPC4XX_SLAVE_0           0x7F
286
287 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x50    /* EEPROM CAT24WC08             */
288 /* CAT24WC08/16... */
289 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1        /* Bytes of address             */
290 /* mask of address bits that overflow into the "EEPROM chip address"    */
291 #define CONFIG_SYS_I2C_EEPROM_ADDR_OVERFLOW     0x07
292 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 4     /* The Catalyst CAT24WC08 has   */
293                                         /* 16 byte page write mode using*/
294                                         /* last 4 bits of the address   */
295 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS   10   /* and takes up to 10 msec */
296
297 /*-----------------------------------------------------------------------
298  * External Bus Controller (EBC) Setup
299  */
300
301 /* Memory Bank 0 (Intel Strata Flash) initialization                            */
302 #define CONFIG_SYS_EBC_PB0AP   0x92015480
303 #define CONFIG_SYS_EBC_PB0CR   0xFF87A000          /* BAS=0xFF8,BS=08MB,BU=R/W,BW=16bit*/
304
305 /* Memory Bank 1 ( Power TAU) initialization               */
306 /* #define CONFIG_SYS_EBC_PB1AP           0x04041000 */
307 /* #define CONFIG_SYS_EBC_PB1CR           0xF0018000   */  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
308 #define CONFIG_SYS_EBC_PB1AP           0x00000000
309 #define CONFIG_SYS_EBC_PB1CR           0x00000000
310
311 /* Memory Bank 2 (Intel Flash) initialization                 */
312 #define CONFIG_SYS_EBC_PB2AP           0x00000000
313 #define CONFIG_SYS_EBC_PB2CR           0x00000000
314
315 /* Memory Bank 3 (NAND) initialization                        */
316 #define CONFIG_SYS_EBC_PB3AP           0x92015480
317 #define CONFIG_SYS_EBC_PB3CR           0xF40B8000  /*addr 0xF40, BS=32M,BU=R/W, BW=8bit */
318
319 /* Memory Bank 4 (FPGA regs) initialization                                     */
320 #define CONFIG_SYS_EBC_PB4AP           0x00000000
321 #define CONFIG_SYS_EBC_PB4CR           0x00000000  /* leave it blank  */
322
323 #define CONFIG_SYS_NAND_BASE   0xF4000000
324
325 /*-----------------------------------------------------------------------
326  * Definitions for initial stack pointer and data area (in data cache)
327  */
328 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
329 #define CONFIG_SYS_TEMP_STACK_OCM         1
330
331 /* On Chip Memory location */
332 #define CONFIG_SYS_OCM_DATA_ADDR        0xF8000000
333 #define CONFIG_SYS_OCM_DATA_SIZE        0x1000
334 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_OCM_DATA_ADDR /* inside of SDRAM             */
335 #define CONFIG_SYS_INIT_RAM_SIZE        CONFIG_SYS_OCM_DATA_SIZE /* Size of used area in RAM    */
336
337 #define CONFIG_SYS_GBL_DATA_OFFSET    (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
338 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
339
340 /*-----------------------------------------------------------------------
341  * Definitions for GPIO setup (PPC405EP specific)
342  *
343  * GPIO0[0]     - External Bus Controller BLAST output
344  * GPIO0[1-9]   - Instruction trace outputs
345  * GPIO0[10-13] - External Bus Controller CS_1 - CS_4 outputs
346  * GPIO0[14-16] - External Bus Controller ABUS3-ABUS5 outputs
347  * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
348  * GPIO0[24-27] - UART0 control signal inputs/outputs
349  * GPIO0[28-29] - UART1 data signal input/output
350  * GPIO0[30-31] - EMAC0 and EMAC1 reject packet inputs
351  *
352  * following GPIO setting changed for G20000, 080304
353  */
354 #define CONFIG_SYS_GPIO0_OSRL          0x40005555
355 #define CONFIG_SYS_GPIO0_OSRH          0x40000110
356 #define CONFIG_SYS_GPIO0_ISR1L         0x00000000
357 #define CONFIG_SYS_GPIO0_ISR1H         0x15555445
358 #define CONFIG_SYS_GPIO0_TSRL          0x00000000
359 #define CONFIG_SYS_GPIO0_TSRH          0x00000000
360 #define CONFIG_SYS_GPIO0_TCR           0xF7FF8014
361
362 /*
363  * Default speed selection (cpu_plb_opb_ebc) in mhz.
364  * This value will be set if iic boot eprom is disabled.
365  */
366 #if 1
367 #define PLLMR0_DEFAULT   PLLMR0_266_66_33_33
368 #define PLLMR1_DEFAULT   PLLMR1_266_66_33_33
369 #endif
370 #if 0
371 #define PLLMR0_DEFAULT   PLLMR0_266_133_66_33
372 #define PLLMR1_DEFAULT   PLLMR1_266_133_66_33
373 #endif
374 #if 0
375 #define PLLMR0_DEFAULT   PLLMR0_200_100_50_33
376 #define PLLMR1_DEFAULT   PLLMR1_200_100_50_33
377 #endif
378 #if 0
379 #define PLLMR0_DEFAULT   PLLMR0_133_66_66_33
380 #define PLLMR1_DEFAULT   PLLMR1_133_66_66_33
381 #endif
382
383 #endif  /* __CONFIG_H */