include/configs/FLAGADM.h

   1 /*
   2  * (C) Copyright 2001
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * board/config.h - configuration options, board specific
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 /*
  32  * High Level Configuration Options
  33  * (easy to change)
  34  */
  35
  36 #define CONFIG_MPC823           1       /* This is a MPC823 CPU         */
  37 #define CONFIG_FLAGADM          1       /* ...on a FLAGA DM     */
  38 #define CONFIG_8xx_GCLK_FREQ 48000000   /*48MHz*/
  39
  40 #define CONFIG_SYS_TEXT_BASE    0x40000000
  41
  42 #undef  CONFIG_8xx_CONS_SMC1            /* Console is on SMC1           */
  43 #define CONFIG_8xx_CONS_SMC2    1
  44 #undef  CONFIG_8xx_CONS_NONE
  45
  46 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
  47 #define CONFIG_BOOTDELAY        3       /* autoboot after 5 seconds     */
  48
  49 #undef  CONFIG_CLOCKS_IN_MHZ
  50
  51 #if 0
  52 #define CONFIG_BOOTARGS         "root=/dev/nfs rw ip=bootp"
  53 #define CONFIG_BOOTCOMMAND                                                      \
  54    "setenv bootargs root=/dev/ram ip=off panic=1;"     \
  55    "bootm 40040000 400e0000"
  56 #else
  57 #define CONFIG_BOOTARGS         "root=/dev/nfs rw ip=bootp panic=1"
  58 #define CONFIG_BOOTCOMMAND      "bootp 0x400000; bootm 0x400000"
  59 #endif /* 0|1*/
  60
  61 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  62 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE            /* don't allow baudrate change  */
  63
  64 /*#define       CONFIG_WATCHDOG*/       /* watchdog enabled             */
  65 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  66
  67 /*
  68  * BOOTP options
  69  */
  70 #define CONFIG_BOOTP_SUBNETMASK
  71 #define CONFIG_BOOTP_GATEWAY
  72 #define CONFIG_BOOTP_HOSTNAME
  73 #define CONFIG_BOOTP_BOOTPATH
  74 #define CONFIG_BOOTP_BOOTFILESIZE
  75
  76
  77 /*
  78  * Command line configuration.
  79  */
  80
  81 #define CONFIG_CMD_BDI
  82 #define CONFIG_CMD_IMI
  83 #define CONFIG_CMD_CACHE
  84 #define CONFIG_CMD_MEMORY
  85 #define CONFIG_CMD_FLASH
  86 #define CONFIG_CMD_LOADB
  87 #define CONFIG_CMD_LOADS
  88 #define CONFIG_CMD_SAVEENV
  89 #define CONFIG_CMD_REGINFO
  90 #define CONFIG_CMD_IMMAP
  91 #define CONFIG_CMD_NET
  92
  93
  94 /*
  95  * Miscellaneous configurable options
  96  */
  97 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
  98 #define CONFIG_SYS_PROMPT       "EEG> "         /* Monitor Command Prompt       */
  99 #if defined(CONFIG_CMD_KGDB)
 100 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
 101 #else
 102 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
 103 #endif
 104 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 105 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
 106 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 107
 108 #define CONFIG_SYS_MEMTEST_START        0x0100000       /* memtest works on     */
 109 #define CONFIG_SYS_MEMTEST_END          0x0f00000       /* 1 ... 15 MB in DRAM  */
 110
 111 #define CONFIG_SYS_LOAD_ADDR            0x40040000      /* default load address */
 112
 113 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1 ms ticks */
 114
 115 #define CONFIG_SYS_BAUDRATE_TABLE       { 9600, 19200, 38400, 57600, 115200 }
 116
 117 /*
 118  * Low Level Configuration Settings
 119  * (address mappings, register initial values, etc.)
 120  * You should know what you are doing if you make changes here.
 121  */
 122 /*-----------------------------------------------------------------------
 123  * Internal Memory Mapped Register
 124  */
 125 #define CONFIG_SYS_IMMR         0xFF000000
 126
 127 /*-----------------------------------------------------------------------
 128  * Definitions for initial stack pointer and data area (in DPRAM)
 129  */
 130 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
 131 #define CONFIG_SYS_INIT_RAM_SIZE        0x2F00  /* Size of used area in DPRAM   */
 132 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 133 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 134
 135 /*-----------------------------------------------------------------------
 136  * Start addresses for the final memory configuration
 137  * (Set up by the startup code)
 138  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 139  */
 140 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 141 #define CONFIG_SYS_FLASH_BASE           0x40000000
 142 #define CONFIG_SYS_MONITOR_LEN          (128 << 10)     /* Reserve 128 kB for Monitor   */
 143 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 144 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()  */
 145
 146 /*
 147  * For booting Linux, the board info and command line data
 148  * have to be in the first 8 MB of memory, since this is
 149  * the maximum mapped by the Linux kernel during initialization.
 150  */
 151 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 152
 153 /*-----------------------------------------------------------------------
 154  * FLASH organization
 155  */
 156 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
 157 #define CONFIG_SYS_MAX_FLASH_SECT       71      /* max number of sectors on one chip    */
 158
 159 #define CONFIG_SYS_FLASH_ERASE_TOUT     8000    /* Timeout for Flash Erase (in ms)      */
 160 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
 161
 162 #define CONFIG_ENV_IS_IN_FLASH  1
 163 /* This is a litlebit wasteful, but one sector is 128kb and we have to
 164  * assigne a whole sector for the environment, so that we can safely
 165  * erase and write it without disturbing the boot sector
 166  */
 167 #define CONFIG_ENV_OFFSET               0x20000 /*   Offset   of Environment Sector     */
 168 #define CONFIG_ENV_SIZE         0x20000 /* Total Size of Environment Sector     */
 169
 170 /*-----------------------------------------------------------------------
 171  * Cache Configuration
 172  */
 173 #define CONFIG_SYS_CACHELINE_SIZE       16      /* For all MPC8xx CPUs                  */
 174 #if defined(CONFIG_CMD_KGDB)
 175 #define CONFIG_SYS_CACHELINE_SHIFT      4       /* log base 2 of the above value        */
 176 #endif
 177 #define CONFIG_SYS_DELAYED_ICACHE       1       /* enable ICache not before
 178                                                  * running in RAM.
 179                                                  */
 180
 181 /*-----------------------------------------------------------------------
 182  * SYPCR - System Protection Control                            11-9
 183  * SYPCR can only be written once after reset!
 184  *-----------------------------------------------------------------------
 185  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 186  */
 187 #ifdef CONFIG_WATCHDOG
 188 #define CONFIG_SYS_SYPCR (SYPCR_SWTC | SYPCR_SWF | SYPCR_SWE | SYPCR_SWRI | SYPCR_SWP)
 189 #else
 190 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF)
 191 #endif
 192
 193 /*-----------------------------------------------------------------------
 194  * SIUMCR - SIU Module Configuration                            11-6
 195  *-----------------------------------------------------------------------
 196  * PCMCIA config., multi-function pin tri-state
 197  */
 198 #define CONFIG_SYS_PRE_SIUMCR (SIUMCR_DBGC11 | SIUMCR_MPRE | \
 199                                                         SIUMCR_MLRC01 | SIUMCR_GB5E)
 200 #define CONFIG_SYS_SIUMCR (CONFIG_SYS_PRE_SIUMCR | SIUMCR_DLK)
 201
 202 /*-----------------------------------------------------------------------
 203  * TBSCR - Time Base Status and Control                         11-26
 204  *-----------------------------------------------------------------------
 205  * Clear Reference Interrupt Status, Timebase freezing enabled
 206  */
 207 #define CONFIG_SYS_TBSCR        (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 208
 209 /*-----------------------------------------------------------------------
 210  * RTCSC - Real-Time Clock Status and Control Register          11-27
 211  *-----------------------------------------------------------------------
 212  */
 213 #define CONFIG_SYS_RTCSC        (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 214
 215 /*-----------------------------------------------------------------------
 216  * PISCR - Periodic Interrupt Status and Control                11-31
 217  *-----------------------------------------------------------------------
 218  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 219  */
 220 #define CONFIG_SYS_PISCR        (PISCR_PS | PISCR_PITF)
 221
 222 /*-----------------------------------------------------------------------
 223  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 224  *-----------------------------------------------------------------------
 225  * Reset PLL lock status sticky bit, timer expired status bit and timer
 226  * interrupt status bit miltiplier of 0x00b i.e. operation clock is
 227  * 4MHz * (0x00b+1) = 4MHz * 12 =  48MHz
 228  */
 229 #define CONFIG_SYS_PLPRCR       (0x00b00000 | PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
 230
 231 /*-----------------------------------------------------------------------
 232  * SCCR - System Clock and reset Control Register               15-27
 233  *-----------------------------------------------------------------------
 234  * Set clock output, timebase and RTC source and divider,
 235  * power management and some other internal clocks
 236  */
 237 #define SCCR_MASK       SCCR_EBDF11
 238 #define CONFIG_SYS_SCCR ( SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 239                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 240                          SCCR_DFALCD00)
 241
 242 #define CONFIG_SYS_DER 0
 243
 244 /*
 245  * In the Flaga DM we have:
 246  * Flash on BR0/OR0/CS0a at 0x40000000
 247  * Display on BR1/OR1/CS1 at 0x20000000
 248  * SDRAM on BR2/OR2/CS2 at 0x00000000
 249  * Free BR3/OR3/CS3
 250  * DSP1 on BR4/OR4/CS4 at 0x80000000
 251  * DSP2 on BR5/OR5/CS5 at 0xa0000000
 252  *
 253  * For now we just configure the Flash and the SDRAM and leave the others
 254  * untouched.
 255 */
 256
 257 #define CONFIG_SYS_FLASH_PROTECTION 0
 258
 259 #define FLASH_BASE0             0x40000000      /* FLASH bank #0        */
 260
 261 /* used to re-map FLASH both when starting from SRAM or FLASH:
 262  * restrict access enough to keep SRAM working (if any)
 263  * but not too much to meddle with FLASH accesses
 264  */
 265 #define CONFIG_SYS_OR_AM                0xff000000      /* OR addr mask */
 266 #define CONFIG_SYS_OR_ATM               0x00006000
 267
 268 /* FLASH timing: ACS = 10, TRLX = 1, CSNT = 1, SCY = 3, EHTR = 1        */
 269 #define CONFIG_SYS_OR_TIMING_FLASH      (OR_CSNT_SAM  | OR_ACS_DIV4 | OR_BI | \
 270                                  OR_SCY_3_CLK | OR_TRLX | OR_EHTR )
 271
 272 #define CONFIG_SYS_OR0_PRELIM   (CONFIG_SYS_OR_AM | CONFIG_SYS_OR_ATM | CONFIG_SYS_OR_TIMING_FLASH)
 273 #define CONFIG_SYS_BR0_PRELIM   ((FLASH_BASE0 & BR_BA_MSK) | BR_PS_16 | BR_V )
 274
 275 /*
 276  * BR2 and OR2 (SDRAM)
 277  *
 278  */
 279 #define SDRAM_BASE2                     0x00000000      /* SDRAM bank #0        */
 280 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
 281
 282 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 283 #define CONFIG_SYS_OR_TIMING_SDRAM      ( 0x00000800 )
 284
 285 #define CONFIG_SYS_OR2_PRELIM   (CONFIG_SYS_OR_AM | CONFIG_SYS_OR_TIMING_SDRAM)
 286 #define CONFIG_SYS_BR2_PRELIM   ((SDRAM_BASE2 & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 287
 288 #define CONFIG_SYS_BR2                  CONFIG_SYS_BR2_PRELIM
 289 #define CONFIG_SYS_OR2                  CONFIG_SYS_OR2_PRELIM
 290
 291 /*
 292  * MAMR settings for SDRAM
 293  */
 294 #define CONFIG_SYS_MAMR_48_SDR (CONFIG_SYS_MAMR_PTA |    MAMR_WLFA_1X | MAMR_RLFA_1X  \
 295                                         | MAMR_G0CLA_A11)
 296
 297 /*
 298  * Memory Periodic Timer Prescaler
 299  */
 300
 301 /* periodic timer for refresh */
 302 #define CONFIG_SYS_MAMR_PTA     0x0F000000
 303
 304 /*
 305    * BR4 and OR4 (DSP1)
 306    *
 307    * We do not wan't preliminary setup of the DSP, anyway we need the
 308    * UPMB setup correctly before we can access the DSP.
 309    *
 310 */
 311 #define DSP_BASE 0x80000000
 312
 313 #define CONFIG_SYS_OR4 ( OR_AM_MSK | OR_CSNT_SAM | OR_BI | OR_G5LS)
 314 #define CONFIG_SYS_BR4 ( (DSP_BASE & BR_BA_MSK) | BR_PS_16 | BR_MS_UPMB | BR_V )
 315
 316 #endif  /* __CONFIG_H */