sunxi: Add support for using MII phy-s with the GMAC nic
[oweals/u-boot.git] / include / configs / CPCI405AB.h
1 /*
2  * (C) Copyright 2001-2003
3  * Stefan Roese, esd gmbh germany, stefan.roese@esd-electronics.com
4  *
5  * SPDX-License-Identifier:     GPL-2.0+
6  */
7
8 /*
9  * board/config.h - configuration options, board specific
10  */
11
12 #ifndef __CONFIG_H
13 #define __CONFIG_H
14
15 /*
16  * High Level Configuration Options
17  * (easy to change)
18  */
19
20 #define CONFIG_405GP            1       /* This is a PPC405 CPU         */
21 #define CONFIG_CPCI405          1       /* ...on a CPCI405 board        */
22 #define CONFIG_CPCI405_VER2     1       /* ...version 2                 */
23 #define CONFIG_CPCI405AB        1       /* ...and special AB version    */
24
25 #define CONFIG_SYS_TEXT_BASE    0xFFFC0000
26
27 #define CONFIG_BOARD_EARLY_INIT_F 1     /* call board_early_init_f()    */
28 #define CONFIG_MISC_INIT_R       1      /* call misc_init_r()           */
29
30 #define CONFIG_SYS_CLK_FREQ     33330000 /* external frequency to pll   */
31
32 #define CONFIG_BAUDRATE         9600
33 #define CONFIG_BOOTDELAY        3       /* autoboot after 3 seconds     */
34
35 #undef  CONFIG_BOOTARGS
36 #undef  CONFIG_BOOTCOMMAND
37
38 #define CONFIG_PREBOOT                  /* enable preboot variable      */
39
40 #undef  CONFIG_LOADS_ECHO               /* echo on for serial download  */
41 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change        */
42
43 #define CONFIG_PPC4xx_EMAC
44 #define CONFIG_MII              1       /* MII PHY management           */
45 #define CONFIG_PHY_ADDR         0       /* PHY address                  */
46 #define CONFIG_LXT971_NO_SLEEP  1       /* disable sleep mode in LXT971 */
47 #define CONFIG_RESET_PHY_R      1       /* use reset_phy() to disable phy sleep mode */
48
49 #undef  CONFIG_HAS_ETH1
50
51 #define CONFIG_RTC_M48T35A      1               /* ST Electronics M48 timekeeper */
52
53 /*
54  * BOOTP options
55  */
56 #define CONFIG_BOOTP_SUBNETMASK
57 #define CONFIG_BOOTP_GATEWAY
58 #define CONFIG_BOOTP_HOSTNAME
59 #define CONFIG_BOOTP_BOOTPATH
60 #define CONFIG_BOOTP_DNS
61 #define CONFIG_BOOTP_DNS2
62 #define CONFIG_BOOTP_SEND_HOSTNAME
63
64
65 /*
66  * Command line configuration.
67  */
68 #include <config_cmd_default.h>
69
70 #define CONFIG_CMD_DHCP
71 #define CONFIG_CMD_PCI
72 #define CONFIG_CMD_IRQ
73 #define CONFIG_CMD_IDE
74 #define CONFIG_CMD_FAT
75 #define CONFIG_CMD_ELF
76 #define CONFIG_CMD_DATE
77 #define CONFIG_CMD_I2C
78 #define CONFIG_CMD_MII
79 #define CONFIG_CMD_PING
80 #define CONFIG_CMD_BSP
81 #define CONFIG_CMD_EEPROM
82
83
84 #define CONFIG_MAC_PARTITION
85 #define CONFIG_DOS_PARTITION
86
87 #define CONFIG_SUPPORT_VFAT
88
89 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
90
91 #define CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
92
93 /*
94  * Miscellaneous configurable options
95  */
96 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
97
98 #undef  CONFIG_SYS_HUSH_PARSER                  /* use "hush" command parser    */
99
100 #if defined(CONFIG_CMD_KGDB)
101 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
102 #else
103 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
104 #endif
105 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
106 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
107 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
108
109 #define CONFIG_SYS_DEVICE_NULLDEV       1       /* include nulldev device       */
110
111 #define CONFIG_SYS_CONSOLE_INFO_QUIET   1       /* don't print console @ startup*/
112
113 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
114 #define CONFIG_SYS_MEMTEST_END          0x0C00000       /* 4 ... 12 MB in DRAM  */
115
116 #define CONFIG_CONS_INDEX       1       /* Use UART0                    */
117 #define CONFIG_SYS_NS16550
118 #define CONFIG_SYS_NS16550_SERIAL
119 #define CONFIG_SYS_NS16550_REG_SIZE     1
120 #define CONFIG_SYS_NS16550_CLK          get_serial_clock()
121
122 #undef  CONFIG_SYS_EXT_SERIAL_CLOCK            /* no external serial clock used */
123 #define CONFIG_SYS_BASE_BAUD        691200
124
125 /* The following table includes the supported baudrates */
126 #define CONFIG_SYS_BAUDRATE_TABLE       \
127         { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
128          57600, 115200, 230400, 460800, 921600 }
129
130 #define CONFIG_SYS_LOAD_ADDR    0x100000        /* default load address */
131 #define CONFIG_SYS_EXTBDINFO    1               /* To use extended board_into (bd_t) */
132
133 #define CONFIG_CMDLINE_EDITING          /* add command line history     */
134
135 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
136
137 #define CONFIG_VERSION_VARIABLE 1       /* include version env variable */
138
139 #define CONFIG_AUTOBOOT_KEYED   1
140 #define CONFIG_AUTOBOOT_PROMPT  \
141         "Press SPACE to abort autoboot in %d seconds\n", bootdelay
142 #undef CONFIG_AUTOBOOT_DELAY_STR
143 #define CONFIG_AUTOBOOT_STOP_STR " "
144
145 #define CONFIG_SYS_RX_ETH_BUFFER        16      /* use 16 rx buffer on 405 emac */
146
147 /*-----------------------------------------------------------------------
148  * PCI stuff
149  *-----------------------------------------------------------------------
150  */
151 #define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
152 #define PCI_HOST_FORCE  1               /* configure as pci host        */
153 #define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
154
155 #define CONFIG_PCI                      /* include pci support          */
156 #define CONFIG_PCI_INDIRECT_BRIDGE      /* indirect PCI bridge support */
157 #define CONFIG_PCI_HOST PCI_HOST_AUTO   /* select pci host function     */
158 #define CONFIG_PCI_PNP                  /* do pci plug-and-play         */
159                                         /* resource configuration       */
160
161 #define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
162
163 #define CONFIG_PCI_CONFIG_HOST_BRIDGE 1 /* don't skip host bridge config*/
164
165 #define CONFIG_PCI_BOOTDELAY    0       /* enable pci bootdelay variable*/
166
167 #define CONFIG_SYS_PCI_SUBSYS_VENDORID 0x12FE   /* PCI Vendor ID: esd gmbh      */
168 #define CONFIG_SYS_PCI_SUBSYS_DEVICEID 0x0405   /* PCI Device ID: CPCI-405      */
169 #define CONFIG_SYS_PCI_SUBSYS_DEVICEID2 0x0406 /* PCI Device ID: CPCI-405-A     */
170 #define CONFIG_SYS_PCI_CLASSCODE        0x0b20  /* PCI Class Code: Processor/PPC*/
171 #define CONFIG_SYS_PCI_PTM1LA  (bd->bi_memstart) /* point to sdram               */
172 #define CONFIG_SYS_PCI_PTM1MS  (~(bd->bi_memsize - 1) | 1) /* memsize, enable hard-wired to 1 */
173 #define CONFIG_SYS_PCI_PTM1PCI 0x00000000       /* Host: use this pci address   */
174 #define CONFIG_SYS_PCI_PTM2LA   0xffc00000      /* point to flash               */
175 #define CONFIG_SYS_PCI_PTM2MS   0xffc00001      /* 4MB, enable                  */
176 #define CONFIG_SYS_PCI_PTM2PCI (bd->bi_memsize) /* host use this pci address */
177
178 #define CONFIG_PCI_4xx_PTM_OVERWRITE    1 /* overwrite PTMx settings by env */
179
180 /*-----------------------------------------------------------------------
181  * IDE/ATA stuff
182  *-----------------------------------------------------------------------
183  */
184 #undef  CONFIG_IDE_8xx_DIRECT               /* no pcmcia interface required */
185 #undef  CONFIG_IDE_LED                  /* no led for ide supported     */
186 #define CONFIG_IDE_RESET        1       /* reset for ide supported      */
187
188 #define CONFIG_SYS_IDE_MAXBUS           1               /* max. 1 IDE busses    */
189 #define CONFIG_SYS_IDE_MAXDEVICE        (CONFIG_SYS_IDE_MAXBUS*1) /* max. 1 drives per IDE bus */
190
191 #define CONFIG_SYS_ATA_BASE_ADDR        0xF0100000
192 #define CONFIG_SYS_ATA_IDE0_OFFSET      0x0000
193
194 #define CONFIG_SYS_ATA_DATA_OFFSET      0x0000  /* Offset for data I/O                  */
195 #define CONFIG_SYS_ATA_REG_OFFSET       0x0000  /* Offset for normal register accesses  */
196 #define CONFIG_SYS_ATA_ALT_OFFSET       0x0000  /* Offset for alternate registers       */
197
198 /*-----------------------------------------------------------------------
199  * Start addresses for the final memory configuration
200  * (Set up by the startup code)
201  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
202  */
203 #define CONFIG_SYS_SDRAM_BASE           0x00000000
204 #define CONFIG_SYS_FLASH_BASE           0xFFFC0000
205 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
206 #define CONFIG_SYS_MONITOR_LEN          (256 * 1024)    /* Reserve 256 kB for Monitor   */
207 #define CONFIG_SYS_MALLOC_LEN           (256 * 1024)    /* Reserve 256 kB for malloc()  */
208
209 #define CONFIG_PRAM             0       /* use pram variable to overwrite */
210
211 /*
212  * For booting Linux, the board info and command line data
213  * have to be in the first 8 MB of memory, since this is
214  * the maximum mapped by the Linux kernel during initialization.
215  */
216 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
217
218 #define CONFIG_OF_LIBFDT
219 #define CONFIG_OF_BOARD_SETUP
220
221 /*-----------------------------------------------------------------------
222  * FLASH organization
223  */
224 #define CONFIG_SYS_MAX_FLASH_BANKS      2       /* max number of memory banks           */
225 #define CONFIG_SYS_MAX_FLASH_SECT       256     /* max number of sectors on one chip    */
226
227 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
228 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
229
230 #define CONFIG_SYS_FLASH_WORD_SIZE      unsigned short  /* flash word size (width)      */
231 #define CONFIG_SYS_FLASH_ADDR0          0x5555  /* 1st address for flash config cycles  */
232 #define CONFIG_SYS_FLASH_ADDR1          0x2AAA  /* 2nd address for flash config cycles  */
233 /*
234  * The following defines are added for buggy IOP480 byte interface.
235  * All other boards should use the standard values (CPCI405 etc.)
236  */
237 #define CONFIG_SYS_FLASH_READ0          0x0000  /* 0 is standard                        */
238 #define CONFIG_SYS_FLASH_READ1          0x0001  /* 1 is standard                        */
239 #define CONFIG_SYS_FLASH_READ2          0x0002  /* 2 is standard                        */
240
241 #define CONFIG_SYS_FLASH_EMPTY_INFO             /* print 'E' for empty sector on flinfo */
242
243 /*-----------------------------------------------------------------------
244  * I2C EEPROM (CAT24WC32) for environment
245  */
246 #define CONFIG_SYS_I2C
247 #define CONFIG_SYS_I2C_PPC4XX
248 #define CONFIG_SYS_I2C_PPC4XX_CH0
249 #define CONFIG_SYS_I2C_PPC4XX_SPEED_0           100000
250 #define CONFIG_SYS_I2C_PPC4XX_SLAVE_0           0x7F
251
252 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x50    /* EEPROM CAT28WC32             */
253 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 2        /* Bytes of address             */
254 /* mask of address bits that overflow into the "EEPROM chip address"    */
255 #define CONFIG_SYS_I2C_EEPROM_ADDR_OVERFLOW     0x01
256 #define CONFIG_SYS_I2C_MULTI_EEPROMS   1       /* more than one eeprom used!   */
257 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 5     /* The Catalyst CAT24WC32 has   */
258                                         /* 32 byte page write mode using*/
259                                         /* last 5 bits of the address   */
260 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS   10   /* and takes up to 10 msec */
261
262 /* Use EEPROM for environment variables */
263
264 #define CONFIG_ENV_IS_IN_EEPROM 1       /* use EEPROM for environment vars */
265 #define CONFIG_ENV_OFFSET               0x000   /* environment starts at the beginning of the EEPROM */
266 #define CONFIG_ENV_SIZE         0x800   /* 2048 bytes may be used for env vars*/
267                                    /* total size of a CAT24WC32 is 4096 bytes */
268
269 #define CONFIG_SYS_NVRAM_BASE_ADDR      0xf0200000              /* NVRAM base address   */
270 #define CONFIG_SYS_NVRAM_SIZE           (32*1024)               /* NVRAM size           */
271 #define CONFIG_SYS_VXWORKS_MAC_PTR     (CONFIG_SYS_NVRAM_BASE_ADDR+0x6900) /* VxWorks eth-addr*/
272
273 /*
274  * Init Memory Controller:
275  *
276  * BR0/1 and OR0/1 (FLASH)
277  */
278
279 #define FLASH_BASE0_PRELIM      0xFF800000      /* FLASH bank #0        */
280 #define FLASH_BASE1_PRELIM      0xFFC00000      /* FLASH bank #1        */
281
282 /*-----------------------------------------------------------------------
283  * External Bus Controller (EBC) Setup
284  */
285
286 /* Memory Bank 0 (Flash Bank 0) initialization                                  */
287 #define CONFIG_SYS_EBC_PB0AP            0x92015480
288 #define CONFIG_SYS_EBC_PB0CR            0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
289
290 /* Memory Bank 1 (Flash Bank 1) initialization                                  */
291 #define CONFIG_SYS_EBC_PB1AP            0x92015480
292 #define CONFIG_SYS_EBC_PB1CR            0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=16bit */
293
294 /* Memory Bank 2 (CAN0, 1) initialization                                       */
295 #define CONFIG_SYS_EBC_PB2AP            0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
296 #define CONFIG_SYS_EBC_PB2CR            0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
297 #define CONFIG_SYS_LED_ADDR             0xF0000380
298
299 /* Memory Bank 3 (CompactFlash IDE) initialization                              */
300 #define CONFIG_SYS_EBC_PB3AP            0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
301 #define CONFIG_SYS_EBC_PB3CR            0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
302
303 /* Memory Bank 4 (NVRAM/RTC) initialization                                     */
304 /*#define CONFIG_SYS_EBC_PB4AP            0x01805280  / * TWT=3,WBN=1,WBF=1,TH=1,SOR=1     */
305 #define CONFIG_SYS_EBC_PB4AP            0x01805680  /* TWT=3,WBN=1,WBF=1,TH=3,SOR=1     */
306 #define CONFIG_SYS_EBC_PB4CR            0xF0218000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=8bit  */
307
308 /* Memory Bank 5 (optional Quart) initialization                                */
309 #define CONFIG_SYS_EBC_PB5AP            0x04005B80  /* TWT=8,WBN=1,WBF=1,TH=5,RE=1,SOR=1*/
310 #define CONFIG_SYS_EBC_PB5CR            0xF0318000  /* BAS=0xF03,BS=1MB,BU=R/W,BW=8bit  */
311
312 /* Memory Bank 6 (FPGA internal) initialization                                 */
313 #define CONFIG_SYS_EBC_PB6AP            0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
314 #define CONFIG_SYS_EBC_PB6CR            0xF041A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
315 #define CONFIG_SYS_FPGA_BASE_ADDR       0xF0400000
316
317 /*-----------------------------------------------------------------------
318  * FPGA stuff
319  */
320 /* FPGA internal regs */
321 #define CONFIG_SYS_FPGA_MODE            0x00
322 #define CONFIG_SYS_FPGA_STATUS          0x02
323 #define CONFIG_SYS_FPGA_TS              0x04
324 #define CONFIG_SYS_FPGA_TS_LOW          0x06
325 #define CONFIG_SYS_FPGA_TS_CAP0 0x10
326 #define CONFIG_SYS_FPGA_TS_CAP0_LOW     0x12
327 #define CONFIG_SYS_FPGA_TS_CAP1 0x14
328 #define CONFIG_SYS_FPGA_TS_CAP1_LOW     0x16
329 #define CONFIG_SYS_FPGA_TS_CAP2 0x18
330 #define CONFIG_SYS_FPGA_TS_CAP2_LOW     0x1a
331 #define CONFIG_SYS_FPGA_TS_CAP3 0x1c
332 #define CONFIG_SYS_FPGA_TS_CAP3_LOW     0x1e
333
334 /* FPGA Mode Reg */
335 #define CONFIG_SYS_FPGA_MODE_CF_RESET       0x0001
336 #define CONFIG_SYS_FPGA_MODE_DUART_RESET   0x0002
337 #define CONFIG_SYS_FPGA_MODE_ENABLE_OUTPUT 0x0004     /* only set on CPCI-405 Ver 3 */
338 #define CONFIG_SYS_FPGA_MODE_1WIRE_DIR     0x0100     /* dir=1 -> output */
339 #define CONFIG_SYS_FPGA_MODE_SIM_OK_DIR    0x0200
340 #define CONFIG_SYS_FPGA_MODE_TESTRIG_FAIL_DIR 0x0400
341 #define CONFIG_SYS_FPGA_MODE_1WIRE         0x1000
342 #define CONFIG_SYS_FPGA_MODE_SIM_OK        0x2000     /* wired-or net from all devices */
343 #define CONFIG_SYS_FPGA_MODE_TESTRIG_FAIL  0x4000
344
345 /* FPGA Status Reg */
346 #define CONFIG_SYS_FPGA_STATUS_DIP0    0x0001
347 #define CONFIG_SYS_FPGA_STATUS_DIP1    0x0002
348 #define CONFIG_SYS_FPGA_STATUS_DIP2    0x0004
349 #define CONFIG_SYS_FPGA_STATUS_FLASH   0x0008
350 #define CONFIG_SYS_FPGA_STATUS_1WIRE   0x1000
351 #define CONFIG_SYS_FPGA_STATUS_SIM_OK  0x2000
352
353 #define CONFIG_SYS_FPGA_SPARTAN2        1           /* using Xilinx Spartan 2 now    */
354 #define CONFIG_SYS_FPGA_MAX_SIZE        128*1024    /* 128kByte is enough for XC2S30 */
355
356 /* FPGA program pin configuration */
357 #define CONFIG_SYS_FPGA_PRG             0x04000000  /* FPGA program pin (ppc output) */
358 #define CONFIG_SYS_FPGA_CLK             0x02000000  /* FPGA clk pin (ppc output)     */
359 #define CONFIG_SYS_FPGA_DATA            0x01000000  /* FPGA data pin (ppc output)    */
360 #define CONFIG_SYS_FPGA_INIT            0x00010000  /* FPGA init pin (ppc input)     */
361 #define CONFIG_SYS_FPGA_DONE            0x00008000  /* FPGA done pin (ppc input)     */
362
363 /*-----------------------------------------------------------------------
364  * Definitions for initial stack pointer and data area (in data cache)
365  */
366 #define CONFIG_SYS_INIT_DCACHE_CS       7       /* use cs # 7 for data cache memory    */
367
368 #define CONFIG_SYS_INIT_RAM_ADDR        0x40000000  /* use data cache                  */
369 #define CONFIG_SYS_INIT_RAM_SIZE        0x2000  /* Size of used area in RAM            */
370 #define CONFIG_SYS_GBL_DATA_OFFSET    (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
371 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
372
373 #endif  /* __CONFIG_H */