drivers/video/stm32/stm32_ltdc.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2017-2018 STMicroelectronics - All Rights Reserved
   4  * Author(s): Philippe Cornu <philippe.cornu@st.com> for STMicroelectronics.
   5  *            Yannick Fertre <yannick.fertre@st.com> for STMicroelectronics.
   6  */
   7
   8 #include <common.h>
   9 #include <clk.h>
  10 #include <display.h>
  11 #include <dm.h>
  12 #include <log.h>
  13 #include <panel.h>
  14 #include <reset.h>
  15 #include <video.h>
  16 #include <video_bridge.h>
  17 #include <asm/io.h>
  18 #include <asm/arch/gpio.h>
  19 #include <dm/device-internal.h>
  20 #include <dm/device_compat.h>
  21 #include <linux/bitops.h>
  22
  23 struct stm32_ltdc_priv {
  24         void __iomem *regs;
  25         enum video_log2_bpp l2bpp;
  26         u32 bg_col_argb;
  27         u32 crop_x, crop_y, crop_w, crop_h;
  28         u32 alpha;
  29 };
  30
  31 /* LTDC main registers */
  32 #define LTDC_IDR        0x00    /* IDentification */
  33 #define LTDC_LCR        0x04    /* Layer Count */
  34 #define LTDC_SSCR       0x08    /* Synchronization Size Configuration */
  35 #define LTDC_BPCR       0x0C    /* Back Porch Configuration */
  36 #define LTDC_AWCR       0x10    /* Active Width Configuration */
  37 #define LTDC_TWCR       0x14    /* Total Width Configuration */
  38 #define LTDC_GCR        0x18    /* Global Control */
  39 #define LTDC_GC1R       0x1C    /* Global Configuration 1 */
  40 #define LTDC_GC2R       0x20    /* Global Configuration 2 */
  41 #define LTDC_SRCR       0x24    /* Shadow Reload Configuration */
  42 #define LTDC_GACR       0x28    /* GAmma Correction */
  43 #define LTDC_BCCR       0x2C    /* Background Color Configuration */
  44 #define LTDC_IER        0x34    /* Interrupt Enable */
  45 #define LTDC_ISR        0x38    /* Interrupt Status */
  46 #define LTDC_ICR        0x3C    /* Interrupt Clear */
  47 #define LTDC_LIPCR      0x40    /* Line Interrupt Position Conf. */
  48 #define LTDC_CPSR       0x44    /* Current Position Status */
  49 #define LTDC_CDSR       0x48    /* Current Display Status */
  50
  51 /* LTDC layer 1 registers */
  52 #define LTDC_L1LC1R     0x80    /* L1 Layer Configuration 1 */
  53 #define LTDC_L1LC2R     0x84    /* L1 Layer Configuration 2 */
  54 #define LTDC_L1CR       0x84    /* L1 Control */
  55 #define LTDC_L1WHPCR    0x88    /* L1 Window Hor Position Config */
  56 #define LTDC_L1WVPCR    0x8C    /* L1 Window Vert Position Config */
  57 #define LTDC_L1CKCR     0x90    /* L1 Color Keying Configuration */
  58 #define LTDC_L1PFCR     0x94    /* L1 Pixel Format Configuration */
  59 #define LTDC_L1CACR     0x98    /* L1 Constant Alpha Config */
  60 #define LTDC_L1DCCR     0x9C    /* L1 Default Color Configuration */
  61 #define LTDC_L1BFCR     0xA0    /* L1 Blend Factors Configuration */
  62 #define LTDC_L1FBBCR    0xA4    /* L1 FrameBuffer Bus Control */
  63 #define LTDC_L1AFBCR    0xA8    /* L1 AuxFB Control */
  64 #define LTDC_L1CFBAR    0xAC    /* L1 Color FrameBuffer Address */
  65 #define LTDC_L1CFBLR    0xB0    /* L1 Color FrameBuffer Length */
  66 #define LTDC_L1CFBLNR   0xB4    /* L1 Color FrameBuffer Line Nb */
  67 #define LTDC_L1AFBAR    0xB8    /* L1 AuxFB Address */
  68 #define LTDC_L1AFBLR    0xBC    /* L1 AuxFB Length */
  69 #define LTDC_L1AFBLNR   0xC0    /* L1 AuxFB Line Number */
  70 #define LTDC_L1CLUTWR   0xC4    /* L1 CLUT Write */
  71
  72 /* Bit definitions */
  73 #define SSCR_VSH        GENMASK(10, 0)  /* Vertical Synchronization Height */
  74 #define SSCR_HSW        GENMASK(27, 16) /* Horizontal Synchronization Width */
  75
  76 #define BPCR_AVBP       GENMASK(10, 0)  /* Accumulated Vertical Back Porch */
  77 #define BPCR_AHBP       GENMASK(27, 16) /* Accumulated Horizontal Back Porch */
  78
  79 #define AWCR_AAH        GENMASK(10, 0)  /* Accumulated Active Height */
  80 #define AWCR_AAW        GENMASK(27, 16) /* Accumulated Active Width */
  81
  82 #define TWCR_TOTALH     GENMASK(10, 0)  /* TOTAL Height */
  83 #define TWCR_TOTALW     GENMASK(27, 16) /* TOTAL Width */
  84
  85 #define GCR_LTDCEN      BIT(0)          /* LTDC ENable */
  86 #define GCR_DEN         BIT(16)         /* Dither ENable */
  87 #define GCR_PCPOL       BIT(28)         /* Pixel Clock POLarity-Inverted */
  88 #define GCR_DEPOL       BIT(29)         /* Data Enable POLarity-High */
  89 #define GCR_VSPOL       BIT(30)         /* Vertical Synchro POLarity-High */
  90 #define GCR_HSPOL       BIT(31)         /* Horizontal Synchro POLarity-High */
  91
  92 #define GC1R_WBCH       GENMASK(3, 0)   /* Width of Blue CHannel output */
  93 #define GC1R_WGCH       GENMASK(7, 4)   /* Width of Green Channel output */
  94 #define GC1R_WRCH       GENMASK(11, 8)  /* Width of Red Channel output */
  95 #define GC1R_PBEN       BIT(12)         /* Precise Blending ENable */
  96 #define GC1R_DT         GENMASK(15, 14) /* Dithering Technique */
  97 #define GC1R_GCT        GENMASK(19, 17) /* Gamma Correction Technique */
  98 #define GC1R_SHREN      BIT(21)         /* SHadow Registers ENabled */
  99 #define GC1R_BCP        BIT(22)         /* Background Colour Programmable */
 100 #define GC1R_BBEN       BIT(23)         /* Background Blending ENabled */
 101 #define GC1R_LNIP       BIT(24)         /* Line Number IRQ Position */
 102 #define GC1R_TP         BIT(25)         /* Timing Programmable */
 103 #define GC1R_IPP        BIT(26)         /* IRQ Polarity Programmable */
 104 #define GC1R_SPP        BIT(27)         /* Sync Polarity Programmable */
 105 #define GC1R_DWP        BIT(28)         /* Dither Width Programmable */
 106 #define GC1R_STREN      BIT(29)         /* STatus Registers ENabled */
 107 #define GC1R_BMEN       BIT(31)         /* Blind Mode ENabled */
 108
 109 #define GC2R_EDCA       BIT(0)          /* External Display Control Ability  */
 110 #define GC2R_STSAEN     BIT(1)          /* Slave Timing Sync Ability ENabled */
 111 #define GC2R_DVAEN      BIT(2)          /* Dual-View Ability ENabled */
 112 #define GC2R_DPAEN      BIT(3)          /* Dual-Port Ability ENabled */
 113 #define GC2R_BW         GENMASK(6, 4)   /* Bus Width (log2 of nb of bytes) */
 114 #define GC2R_EDCEN      BIT(7)          /* External Display Control ENabled */
 115
 116 #define SRCR_IMR        BIT(0)          /* IMmediate Reload */
 117 #define SRCR_VBR        BIT(1)          /* Vertical Blanking Reload */
 118
 119 #define LXCR_LEN        BIT(0)          /* Layer ENable */
 120 #define LXCR_COLKEN     BIT(1)          /* Color Keying Enable */
 121 #define LXCR_CLUTEN     BIT(4)          /* Color Look-Up Table ENable */
 122
 123 #define LXWHPCR_WHSTPOS GENMASK(11, 0)  /* Window Horizontal StarT POSition */
 124 #define LXWHPCR_WHSPPOS GENMASK(27, 16) /* Window Horizontal StoP POSition */
 125
 126 #define LXWVPCR_WVSTPOS GENMASK(10, 0)  /* Window Vertical StarT POSition */
 127 #define LXWVPCR_WVSPPOS GENMASK(26, 16) /* Window Vertical StoP POSition */
 128
 129 #define LXPFCR_PF       GENMASK(2, 0)   /* Pixel Format */
 130
 131 #define LXCACR_CONSTA   GENMASK(7, 0)   /* CONSTant Alpha */
 132
 133 #define LXBFCR_BF2      GENMASK(2, 0)   /* Blending Factor 2 */
 134 #define LXBFCR_BF1      GENMASK(10, 8)  /* Blending Factor 1 */
 135
 136 #define LXCFBLR_CFBLL   GENMASK(12, 0)  /* Color Frame Buffer Line Length */
 137 #define LXCFBLR_CFBP    GENMASK(28, 16) /* Color Frame Buffer Pitch in bytes */
 138
 139 #define LXCFBLNR_CFBLN  GENMASK(10, 0)  /* Color Frame Buffer Line Number */
 140
 141 #define BF1_PAXCA       0x600           /* Pixel Alpha x Constant Alpha */
 142 #define BF1_CA          0x400           /* Constant Alpha */
 143 #define BF2_1PAXCA      0x007           /* 1 - (Pixel Alpha x Constant Alpha) */
 144 #define BF2_1CA         0x005           /* 1 - Constant Alpha */
 145
 146 enum stm32_ltdc_pix_fmt {
 147         PF_ARGB8888 = 0,
 148         PF_RGB888,
 149         PF_RGB565,
 150         PF_ARGB1555,
 151         PF_ARGB4444,
 152         PF_L8,
 153         PF_AL44,
 154         PF_AL88
 155 };
 156
 157 /* TODO add more color format support */
 158 static u32 stm32_ltdc_get_pixel_format(enum video_log2_bpp l2bpp)
 159 {
 160         enum stm32_ltdc_pix_fmt pf;
 161
 162         switch (l2bpp) {
 163         case VIDEO_BPP16:
 164                 pf = PF_RGB565;
 165                 break;
 166
 167         case VIDEO_BPP32:
 168                 pf = PF_ARGB8888;
 169                 break;
 170
 171         case VIDEO_BPP8:
 172                 pf = PF_L8;
 173                 break;
 174
 175         case VIDEO_BPP1:
 176         case VIDEO_BPP2:
 177         case VIDEO_BPP4:
 178         default:
 179                 pr_warn("%s: warning %dbpp not supported yet, %dbpp instead\n",
 180                         __func__, VNBITS(l2bpp), VNBITS(VIDEO_BPP16));
 181                 pf = PF_RGB565;
 182                 break;
 183         }
 184
 185         debug("%s: %d bpp -> ltdc pf %d\n", __func__, VNBITS(l2bpp), pf);
 186
 187         return (u32)pf;
 188 }
 189
 190 static bool has_alpha(u32 fmt)
 191 {
 192         switch (fmt) {
 193         case PF_ARGB8888:
 194         case PF_ARGB1555:
 195         case PF_ARGB4444:
 196         case PF_AL44:
 197         case PF_AL88:
 198                 return true;
 199         case PF_RGB888:
 200         case PF_RGB565:
 201         case PF_L8:
 202         default:
 203                 return false;
 204         }
 205 }
 206
 207 static void stm32_ltdc_enable(struct stm32_ltdc_priv *priv)
 208 {
 209         /* Reload configuration immediately & enable LTDC */
 210         setbits_le32(priv->regs + LTDC_SRCR, SRCR_IMR);
 211         setbits_le32(priv->regs + LTDC_GCR, GCR_LTDCEN);
 212 }
 213
 214 static void stm32_ltdc_set_mode(struct stm32_ltdc_priv *priv,
 215                                 struct display_timing *timings)
 216 {
 217         void __iomem *regs = priv->regs;
 218         u32 hsync, vsync, acc_hbp, acc_vbp, acc_act_w, acc_act_h;
 219         u32 total_w, total_h;
 220         u32 val;
 221
 222         /* Convert video timings to ltdc timings */
 223         hsync = timings->hsync_len.typ - 1;
 224         vsync = timings->vsync_len.typ - 1;
 225         acc_hbp = hsync + timings->hback_porch.typ;
 226         acc_vbp = vsync + timings->vback_porch.typ;
 227         acc_act_w = acc_hbp + timings->hactive.typ;
 228         acc_act_h = acc_vbp + timings->vactive.typ;
 229         total_w = acc_act_w + timings->hfront_porch.typ;
 230         total_h = acc_act_h + timings->vfront_porch.typ;
 231
 232         /* Synchronization sizes */
 233         val = (hsync << 16) | vsync;
 234         clrsetbits_le32(regs + LTDC_SSCR, SSCR_VSH | SSCR_HSW, val);
 235
 236         /* Accumulated back porch */
 237         val = (acc_hbp << 16) | acc_vbp;
 238         clrsetbits_le32(regs + LTDC_BPCR, BPCR_AVBP | BPCR_AHBP, val);
 239
 240         /* Accumulated active width */
 241         val = (acc_act_w << 16) | acc_act_h;
 242         clrsetbits_le32(regs + LTDC_AWCR, AWCR_AAW | AWCR_AAH, val);
 243
 244         /* Total width & height */
 245         val = (total_w << 16) | total_h;
 246         clrsetbits_le32(regs + LTDC_TWCR, TWCR_TOTALH | TWCR_TOTALW, val);
 247
 248         setbits_le32(regs + LTDC_LIPCR, acc_act_h + 1);
 249
 250         /* Signal polarities */
 251         val = 0;
 252         debug("%s: timing->flags 0x%08x\n", __func__, timings->flags);
 253         if (timings->flags & DISPLAY_FLAGS_HSYNC_HIGH)
 254                 val |= GCR_HSPOL;
 255         if (timings->flags & DISPLAY_FLAGS_VSYNC_HIGH)
 256                 val |= GCR_VSPOL;
 257         if (timings->flags & DISPLAY_FLAGS_DE_HIGH)
 258                 val |= GCR_DEPOL;
 259         if (timings->flags & DISPLAY_FLAGS_PIXDATA_NEGEDGE)
 260                 val |= GCR_PCPOL;
 261         clrsetbits_le32(regs + LTDC_GCR,
 262                         GCR_HSPOL | GCR_VSPOL | GCR_DEPOL | GCR_PCPOL, val);
 263
 264         /* Overall background color */
 265         writel(priv->bg_col_argb, priv->regs + LTDC_BCCR);
 266 }
 267
 268 static void stm32_ltdc_set_layer1(struct stm32_ltdc_priv *priv, ulong fb_addr)
 269 {
 270         void __iomem *regs = priv->regs;
 271         u32 x0, x1, y0, y1;
 272         u32 pitch_in_bytes;
 273         u32 line_length;
 274         u32 bus_width;
 275         u32 val, tmp, bpp;
 276         u32 format;
 277
 278         x0 = priv->crop_x;
 279         x1 = priv->crop_x + priv->crop_w - 1;
 280         y0 = priv->crop_y;
 281         y1 = priv->crop_y + priv->crop_h - 1;
 282
 283         /* Horizontal start and stop position */
 284         tmp = (readl(regs + LTDC_BPCR) & BPCR_AHBP) >> 16;
 285         val = ((x1 + 1 + tmp) << 16) + (x0 + 1 + tmp);
 286         clrsetbits_le32(regs + LTDC_L1WHPCR, LXWHPCR_WHSTPOS | LXWHPCR_WHSPPOS,
 287                         val);
 288
 289         /* Vertical start & stop position */
 290         tmp = readl(regs + LTDC_BPCR) & BPCR_AVBP;
 291         val = ((y1 + 1 + tmp) << 16) + (y0 + 1 + tmp);
 292         clrsetbits_le32(regs + LTDC_L1WVPCR, LXWVPCR_WVSTPOS | LXWVPCR_WVSPPOS,
 293                         val);
 294
 295         /* Layer background color */
 296         writel(priv->bg_col_argb, regs + LTDC_L1DCCR);
 297
 298         /* Color frame buffer pitch in bytes & line length */
 299         bpp = VNBITS(priv->l2bpp);
 300         pitch_in_bytes = priv->crop_w * (bpp >> 3);
 301         bus_width = 8 << ((readl(regs + LTDC_GC2R) & GC2R_BW) >> 4);
 302         line_length = ((bpp >> 3) * priv->crop_w) + (bus_width >> 3) - 1;
 303         val = (pitch_in_bytes << 16) | line_length;
 304         clrsetbits_le32(regs + LTDC_L1CFBLR, LXCFBLR_CFBLL | LXCFBLR_CFBP, val);
 305
 306         /* Pixel format */
 307         format = stm32_ltdc_get_pixel_format(priv->l2bpp);
 308         clrsetbits_le32(regs + LTDC_L1PFCR, LXPFCR_PF, format);
 309
 310         /* Constant alpha value */
 311         clrsetbits_le32(regs + LTDC_L1CACR, LXCACR_CONSTA, priv->alpha);
 312
 313         /* Specifies the blending factors : with or without pixel alpha */
 314         /* Manage hw-specific capabilities */
 315         val = has_alpha(format) ? BF1_PAXCA | BF2_1PAXCA : BF1_CA | BF2_1CA;
 316
 317         /* Blending factors */
 318         clrsetbits_le32(regs + LTDC_L1BFCR, LXBFCR_BF2 | LXBFCR_BF1, val);
 319
 320         /* Frame buffer line number */
 321         clrsetbits_le32(regs + LTDC_L1CFBLNR, LXCFBLNR_CFBLN, priv->crop_h);
 322
 323         /* Frame buffer address */
 324         writel(fb_addr, regs + LTDC_L1CFBAR);
 325
 326         /* Enable layer 1 */
 327         setbits_le32(priv->regs + LTDC_L1CR, LXCR_LEN);
 328 }
 329
 330 static int stm32_ltdc_probe(struct udevice *dev)
 331 {
 332         struct video_uc_platdata *uc_plat = dev_get_uclass_platdata(dev);
 333         struct video_priv *uc_priv = dev_get_uclass_priv(dev);
 334         struct stm32_ltdc_priv *priv = dev_get_priv(dev);
 335         struct udevice *bridge = NULL;
 336         struct udevice *panel = NULL;
 337         struct display_timing timings;
 338         struct clk pclk;
 339         struct reset_ctl rst;
 340         int ret;
 341
 342         priv->regs = (void *)dev_read_addr(dev);
 343         if ((fdt_addr_t)priv->regs == FDT_ADDR_T_NONE) {
 344                 dev_err(dev, "ltdc dt register address error\n");
 345                 return -EINVAL;
 346         }
 347
 348         ret = clk_get_by_index(dev, 0, &pclk);
 349         if (ret) {
 350                 dev_err(dev, "peripheral clock get error %d\n", ret);
 351                 return ret;
 352         }
 353
 354         ret = clk_enable(&pclk);
 355         if (ret) {
 356                 dev_err(dev, "peripheral clock enable error %d\n", ret);
 357                 return ret;
 358         }
 359
 360         ret = uclass_first_device_err(UCLASS_PANEL, &panel);
 361         if (ret) {
 362                 if (ret != -ENODEV)
 363                         dev_err(dev, "panel device error %d\n", ret);
 364                 return ret;
 365         }
 366
 367         ret = panel_get_display_timing(panel, &timings);
 368         if (ret) {
 369                 ret = fdtdec_decode_display_timing(gd->fdt_blob,
 370                                                    dev_of_offset(panel),
 371                                                    0, &timings);
 372                 if (ret) {
 373                         dev_err(dev, "decode display timing error %d\n", ret);
 374                         return ret;
 375                 }
 376         }
 377
 378         ret = clk_set_rate(&pclk, timings.pixelclock.typ);
 379         if (ret)
 380                 dev_warn(dev, "fail to set pixel clock %d hz\n",
 381                          timings.pixelclock.typ);
 382
 383         debug("%s: Set pixel clock req %d hz get %ld hz\n", __func__,
 384               timings.pixelclock.typ, clk_get_rate(&pclk));
 385
 386         ret = reset_get_by_index(dev, 0, &rst);
 387         if (ret) {
 388                 dev_err(dev, "missing ltdc hardware reset\n");
 389                 return ret;
 390         }
 391
 392         /* Reset */
 393         reset_deassert(&rst);
 394
 395         if (IS_ENABLED(CONFIG_VIDEO_BRIDGE)) {
 396                 ret = uclass_get_device(UCLASS_VIDEO_BRIDGE, 0, &bridge);
 397                 if (ret)
 398                         debug("No video bridge, or no backlight on bridge\n");
 399
 400                 if (bridge) {
 401                         ret = video_bridge_attach(bridge);
 402                         if (ret) {
 403                                 dev_err(dev, "fail to attach bridge\n");
 404                                 return ret;
 405                         }
 406                 }
 407         }
 408
 409         /* TODO Below parameters are hard-coded for the moment... */
 410         priv->l2bpp = VIDEO_BPP16;
 411         priv->bg_col_argb = 0xFFFFFFFF; /* white no transparency */
 412         priv->crop_x = 0;
 413         priv->crop_y = 0;
 414         priv->crop_w = timings.hactive.typ;
 415         priv->crop_h = timings.vactive.typ;
 416         priv->alpha = 0xFF;
 417
 418         debug("%s: %dx%d %dbpp frame buffer at 0x%lx\n", __func__,
 419               timings.hactive.typ, timings.vactive.typ,
 420               VNBITS(priv->l2bpp), uc_plat->base);
 421         debug("%s: crop %d,%d %dx%d bg 0x%08x alpha %d\n", __func__,
 422               priv->crop_x, priv->crop_y, priv->crop_w, priv->crop_h,
 423               priv->bg_col_argb, priv->alpha);
 424
 425         /* Configure & start LTDC */
 426         stm32_ltdc_set_mode(priv, &timings);
 427         stm32_ltdc_set_layer1(priv, uc_plat->base);
 428         stm32_ltdc_enable(priv);
 429
 430         uc_priv->xsize = timings.hactive.typ;
 431         uc_priv->ysize = timings.vactive.typ;
 432         uc_priv->bpix = priv->l2bpp;
 433
 434         if (!bridge) {
 435                 ret = panel_enable_backlight(panel);
 436                 if (ret) {
 437                         dev_err(dev, "panel %s enable backlight error %d\n",
 438                                 panel->name, ret);
 439                         return ret;
 440                 }
 441         } else if (IS_ENABLED(CONFIG_VIDEO_BRIDGE)) {
 442                 ret = video_bridge_set_backlight(bridge, 80);
 443                 if (ret) {
 444                         dev_err(dev, "fail to set backlight\n");
 445                         return ret;
 446                 }
 447         }
 448
 449         video_set_flush_dcache(dev, true);
 450
 451         return 0;
 452 }
 453
 454 static int stm32_ltdc_bind(struct udevice *dev)
 455 {
 456         struct video_uc_platdata *uc_plat = dev_get_uclass_platdata(dev);
 457
 458         uc_plat->size = CONFIG_VIDEO_STM32_MAX_XRES *
 459                         CONFIG_VIDEO_STM32_MAX_YRES *
 460                         (CONFIG_VIDEO_STM32_MAX_BPP >> 3);
 461         debug("%s: frame buffer max size %d bytes\n", __func__, uc_plat->size);
 462
 463         return 0;
 464 }
 465
 466 static const struct udevice_id stm32_ltdc_ids[] = {
 467         { .compatible = "st,stm32-ltdc" },
 468         { }
 469 };
 470
 471 U_BOOT_DRIVER(stm32_ltdc) = {
 472         .name                   = "stm32_display",
 473         .id                     = UCLASS_VIDEO,
 474         .of_match               = stm32_ltdc_ids,
 475         .probe                  = stm32_ltdc_probe,
 476         .bind                   = stm32_ltdc_bind,
 477         .priv_auto_alloc_size   = sizeof(struct stm32_ltdc_priv),
 478 };