drivers/video/mvebu_lcd.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Video driver for Marvell Armada XP SoC
   4  *
   5  * Initialization of LCD interface and setup of SPLASH screen image
   6  */
   7
   8 #include <common.h>
   9 #include <dm.h>
  10 #include <video.h>
  11 #include <dm/device_compat.h>
  12 #include <linux/mbus.h>
  13 #include <asm/io.h>
  14 #include <asm/arch/cpu.h>
  15 #include <asm/arch/soc.h>
  16
  17 #define MVEBU_LCD_WIN_CONTROL(w)        (0xf000 + ((w) << 4))
  18 #define MVEBU_LCD_WIN_BASE(w)           (0xf004 + ((w) << 4))
  19 #define MVEBU_LCD_WIN_REMAP(w)          (0xf00c + ((w) << 4))
  20
  21 #define MVEBU_LCD_CFG_DMA_START_ADDR_0  0x00cc
  22 #define MVEBU_LCD_CFG_DMA_START_ADDR_1  0x00dc
  23
  24 #define MVEBU_LCD_CFG_GRA_START_ADDR0   0x00f4
  25 #define MVEBU_LCD_CFG_GRA_START_ADDR1   0x00f8
  26 #define MVEBU_LCD_CFG_GRA_PITCH         0x00fc
  27 #define MVEBU_LCD_SPU_GRA_OVSA_HPXL_VLN 0x0100
  28 #define MVEBU_LCD_SPU_GRA_HPXL_VLN      0x0104
  29 #define MVEBU_LCD_SPU_GZM_HPXL_VLN      0x0108
  30 #define MVEBU_LCD_SPU_HWC_OVSA_HPXL_VLN 0x010c
  31 #define MVEBU_LCD_SPU_HWC_HPXL_VLN      0x0110
  32 #define MVEBU_LCD_SPUT_V_H_TOTAL        0x0114
  33 #define MVEBU_LCD_SPU_V_H_ACTIVE        0x0118
  34 #define MVEBU_LCD_SPU_H_PORCH           0x011c
  35 #define MVEBU_LCD_SPU_V_PORCH           0x0120
  36 #define MVEBU_LCD_SPU_BLANKCOLOR        0x0124
  37 #define MVEBU_LCD_SPU_ALPHA_COLOR1      0x0128
  38 #define MVEBU_LCD_SPU_ALPHA_COLOR2      0x012c
  39 #define MVEBU_LCD_SPU_COLORKEY_Y        0x0130
  40 #define MVEBU_LCD_SPU_COLORKEY_U        0x0134
  41 #define MVEBU_LCD_SPU_COLORKEY_V        0x0138
  42 #define MVEBU_LCD_CFG_RDREG4F           0x013c
  43 #define MVEBU_LCD_SPU_SPI_RXDATA        0x0140
  44 #define MVEBU_LCD_SPU_ISA_RXDATA        0x0144
  45 #define MVEBU_LCD_SPU_DBG_ISA           0x0148
  46
  47 #define MVEBU_LCD_SPU_HWC_RDDAT         0x0158
  48 #define MVEBU_LCD_SPU_GAMMA_RDDAT       0x015c
  49 #define MVEBU_LCD_SPU_PALETTE_RDDAT     0x0160
  50 #define MVEBU_LCD_SPU_IOPAD_IN          0x0178
  51 #define MVEBU_LCD_FRAME_COUNT           0x017c
  52 #define MVEBU_LCD_SPU_DMA_CTRL0         0x0190
  53 #define MVEBU_LCD_SPU_DMA_CTRL1         0x0194
  54 #define MVEBU_LCD_SPU_SRAM_CTRL         0x0198
  55 #define MVEBU_LCD_SPU_SRAM_WRDAT        0x019c
  56 #define MVEBU_LCD_SPU_SRAM_PARA0        0x01a0
  57 #define MVEBU_LCD_SPU_SRAM_PARA1        0x01a4
  58 #define MVEBU_LCD_CFG_SCLK_DIV          0x01a8
  59 #define MVEBU_LCD_SPU_CONTRAST          0x01ac
  60 #define MVEBU_LCD_SPU_SATURATION        0x01b0
  61 #define MVEBU_LCD_SPU_CBSH_HUE          0x01b4
  62 #define MVEBU_LCD_SPU_DUMB_CTRL         0x01b8
  63 #define MVEBU_LCD_SPU_IOPAD_CONTROL     0x01bc
  64 #define MVEBU_LCD_SPU_IRQ_ENA_2         0x01d8
  65 #define MVEBU_LCD_SPU_IRQ_ISR_2         0x01dc
  66 #define MVEBU_LCD_SPU_IRQ_ENA           0x01c0
  67 #define MVEBU_LCD_SPU_IRQ_ISR           0x01c4
  68 #define MVEBU_LCD_ADLL_CTRL             0x01c8
  69 #define MVEBU_LCD_CLK_DIS               0x01cc
  70 #define MVEBU_LCD_VGA_HVSYNC_DELAY      0x01d4
  71 #define MVEBU_LCD_CLK_CFG_0             0xf0a0
  72 #define MVEBU_LCD_CLK_CFG_1             0xf0a4
  73 #define MVEBU_LCD_LVDS_CLK_CFG          0xf0ac
  74
  75 #define MVEBU_LVDS_PADS_REG             (MVEBU_SYSTEM_REG_BASE + 0xf0)
  76
  77 enum {
  78         /* Maximum LCD size we support */
  79         LCD_MAX_WIDTH           = 640,
  80         LCD_MAX_HEIGHT          = 480,
  81         LCD_MAX_LOG2_BPP        = VIDEO_BPP16,
  82 };
  83
  84 struct mvebu_lcd_info {
  85         u32 fb_base;
  86         int x_res;
  87         int y_res;
  88         int x_fp;
  89         int y_fp;
  90         int x_bp;
  91         int y_bp;
  92 };
  93
  94 struct mvebu_video_priv {
  95         uintptr_t regs;
  96 };
  97
  98 /* Setup Mbus Bridge Windows for LCD */
  99 static void mvebu_lcd_conf_mbus_registers(uintptr_t regs)
 100 {
 101         const struct mbus_dram_target_info *dram;
 102         int i;
 103
 104         dram = mvebu_mbus_dram_info();
 105
 106         /* Disable windows, set size/base/remap to 0  */
 107         for (i = 0; i < 6; i++) {
 108                 writel(0, regs + MVEBU_LCD_WIN_CONTROL(i));
 109                 writel(0, regs + MVEBU_LCD_WIN_BASE(i));
 110                 writel(0, regs + MVEBU_LCD_WIN_REMAP(i));
 111         }
 112
 113         /* Write LCD bridge window registers */
 114         for (i = 0; i < dram->num_cs; i++) {
 115                 const struct mbus_dram_window *cs = dram->cs + i;
 116                 writel(((cs->size - 1) & 0xffff0000) | (cs->mbus_attr << 8) |
 117                        (dram->mbus_dram_target_id << 4) | 1,
 118                        regs + MVEBU_LCD_WIN_CONTROL(i));
 119
 120                 writel(cs->base & 0xffff0000, regs + MVEBU_LCD_WIN_BASE(i));
 121         }
 122 }
 123
 124 /* Initialize LCD registers */
 125 static void mvebu_lcd_register_init(struct mvebu_lcd_info *lcd_info,
 126                                     uintptr_t regs)
 127 {
 128         /* Local variable for easier handling */
 129         int x = lcd_info->x_res;
 130         int y = lcd_info->y_res;
 131         u32 val;
 132
 133         /* Setup Mbus Bridge Windows */
 134         mvebu_lcd_conf_mbus_registers(regs);
 135
 136         /*
 137          * Set LVDS Pads Control Register
 138          * wr 0 182F0 FFE00000
 139          */
 140         clrbits_le32(MVEBU_LVDS_PADS_REG, 0x1f << 16);
 141
 142         /*
 143          * Set the LCD_CFG_GRA_START_ADDR0/1 Registers
 144          * This is supposed to point to the "physical" memory at memory
 145          * end (currently 1GB-64MB but also may be 2GB-64MB).
 146          * See also the Window 0 settings!
 147          */
 148         writel(lcd_info->fb_base, regs + MVEBU_LCD_CFG_GRA_START_ADDR0);
 149         writel(lcd_info->fb_base, regs + MVEBU_LCD_CFG_GRA_START_ADDR1);
 150
 151         /*
 152          * Set the LCD_CFG_GRA_PITCH Register
 153          * Bits 31-28: Duty Cycle of Backlight. value/16=High (0x8=Mid Setting)
 154          * Bits 25-16: Backlight divider from 32kHz Clock
 155          *             (here 16=0x10 for 1kHz)
 156          * Bits 15-00: Line Length in Bytes
 157          *             240*2 (for RGB1555)=480=0x1E0
 158          */
 159         writel(0x80100000 + 2 * x, regs + MVEBU_LCD_CFG_GRA_PITCH);
 160
 161         /*
 162          * Set the LCD_SPU_GRA_OVSA_HPXL_VLN Register
 163          * Bits 31-16: Vertical start of graphical overlay on screen
 164          * Bits 15-00: Horizontal start of graphical overlay on screen
 165          */
 166         writel(0x00000000, regs + MVEBU_LCD_SPU_GRA_OVSA_HPXL_VLN);
 167
 168         /*
 169          * Set the LCD_SPU_GRA_HPXL_VLN Register
 170          * Bits 31-16: Vertical size of graphical overlay 320=0x140
 171          * Bits 15-00: Horizontal size of graphical overlay 240=0xF0
 172          * Values before zooming
 173          */
 174         writel((y << 16) | x, regs + MVEBU_LCD_SPU_GRA_HPXL_VLN);
 175
 176         /*
 177          * Set the LCD_SPU_GZM_HPXL_VLN Register
 178          * Bits 31-16: Vertical size of graphical overlay 320=0x140
 179          * Bits 15-00: Horizontal size of graphical overlay 240=0xF0
 180          * Values after zooming
 181          */
 182         writel((y << 16) | x, regs + MVEBU_LCD_SPU_GZM_HPXL_VLN);
 183
 184         /*
 185          * Set the LCD_SPU_HWC_OVSA_HPXL_VLN Register
 186          * Bits 31-16: Vertical position of HW Cursor 320=0x140
 187          * Bits 15-00: Horizontal position of HW Cursor 240=0xF0
 188          */
 189         writel((y << 16) | x, regs + MVEBU_LCD_SPU_HWC_OVSA_HPXL_VLN);
 190
 191         /*
 192          * Set the LCD_SPU_HWC_OVSA_HPXL_VLN Register
 193          * Bits 31-16: Vertical size of HW Cursor
 194          * Bits 15-00: Horizontal size of HW Cursor
 195          */
 196         writel(0x00000000, regs + MVEBU_LCD_SPU_HWC_HPXL_VLN);
 197
 198         /*
 199          * Set the LCD_SPU_HWC_OVSA_HPXL_VLN Register
 200          * Bits 31-16: Screen total vertical lines:
 201          *             VSYNC                = 1
 202          *             Vertical Front Porch = 2
 203          *             Vertical Lines       = 320
 204          *             Vertical Back Porch  = 2
 205          *             SUM                  = 325 = 0x0145
 206          * Bits 15-00: Screen total horizontal pixels:
 207          *             HSYNC                  = 1
 208          *             Horizontal Front Porch = 44
 209          *             Horizontal Lines       = 240
 210          *             Horizontal Back Porch  = 2
 211          *             SUM                    = 287 = 0x011F
 212          * Note: For the display the backporch is between SYNC and
 213          *       the start of the pixels.
 214          *       This is not certain for the Marvell (!?)
 215          */
 216         val = ((y + lcd_info->y_fp + lcd_info->y_bp + 1) << 16) |
 217                 (x + lcd_info->x_fp + lcd_info->x_bp + 1);
 218         writel(val, regs + MVEBU_LCD_SPUT_V_H_TOTAL);
 219
 220         /*
 221          * Set the LCD_SPU_V_H_ACTIVE Register
 222          * Bits 31-16: Screen active vertical lines 320=0x140
 223          * Bits 15-00: Screen active horizontakl pixels 240=0x00F0
 224          */
 225         writel((y << 16) | x, regs + MVEBU_LCD_SPU_V_H_ACTIVE);
 226
 227         /*
 228          * Set the LCD_SPU_H_PORCH Register
 229          * Bits 31-16: Screen horizontal backporch 44=0x2c
 230          * Bits 15-00: Screen horizontal frontporch 2=0x02
 231          * Note: The terms "front" and "back" for the Marvell seem to be
 232          *       exactly opposite to the display.
 233          */
 234         writel((lcd_info->x_fp << 16) | lcd_info->x_bp,
 235                regs + MVEBU_LCD_SPU_H_PORCH);
 236
 237         /*
 238          * Set the LCD_SPU_V_PORCH Register
 239          * Bits 31-16: Screen vertical backporch  2=0x02
 240          * Bits 15-00: Screen vertical frontporch 2=0x02
 241          * Note: The terms "front" and "back" for the Marvell seem to be exactly
 242          *       opposite to the display.
 243          */
 244         writel((lcd_info->y_fp << 16) | lcd_info->y_bp,
 245                regs + MVEBU_LCD_SPU_V_PORCH);
 246
 247         /*
 248          * Set the LCD_SPU_BLANKCOLOR Register
 249          * This should be black = 0
 250          * For tests this is magenta=00FF00FF
 251          */
 252         writel(0x00FF00FF, regs + MVEBU_LCD_SPU_BLANKCOLOR);
 253
 254         /*
 255          * Registers in the range of 0x0128 to 0x012C are colors for the cursor
 256          * Registers in the range of 0x0130 to 0x0138 are colors for video
 257          * color keying
 258          */
 259
 260         /*
 261          * Set the LCD_SPU_RDREG4F Register
 262          * Bits 31-12: Reservd
 263          * Bit     11: SRAM Wait
 264          * Bit     10: Smart display fast TX (must be 1)
 265          * Bit      9: DMA Arbitration Video/Graphics overlay: 0=interleaved
 266          * Bit      8: FIFO watermark for DMA: 0=disable
 267          * Bits 07-00: Empty 8B FIFO entries to trigger DMA, default=0x80
 268          */
 269         writel(0x00000780, regs + MVEBU_LCD_CFG_RDREG4F);
 270
 271         /*
 272          * Set the LCD_SPU_DMACTRL 0 Register
 273          * Bit     31: Disable overlay blending 1=disable
 274          * Bit     30: Gamma correction enable, 0=disable
 275          * Bit     29: Video Contrast/Saturation/Hue Adjust enable, 0=disable
 276          * Bit     28: Color palette enable, 0=disable
 277          * Bit     27: DMA AXI Arbiter, 1=default
 278          * Bit     26: HW Cursor 1-bit mode
 279          * Bit     25: HW Cursor or 1- or 2-bit mode
 280          * Bit     24: HW Cursor enabled, 0=disable
 281          * Bits 23-20: Graphics Memory Color Format: 0x1=RGB1555
 282          * Bits 19-16: Video Memory Color Format:    0x1=RGB1555
 283          * Bit     15: Memory Toggle between frame 0 and 1: 0=disable
 284          * Bit     14: Graphics horizontal scaling enable: 0=disable
 285          * Bit     13: Graphics test mode: 0=disable
 286          * Bit     12: Graphics SWAP R and B: 0=disable
 287          * Bit     11: Graphics SWAP U and V: 0=disable
 288          * Bit     10: Graphics SWAP Y and U/V: 0=disable
 289          * Bit     09: Graphic YUV to RGB Conversion: 0=disable
 290          * Bit     08: Graphic Transfer: 1=enable
 291          * Bit     07: Memory Toggle: 0=disable
 292          * Bit     06: Video horizontal scaling enable: 0=disable
 293          * Bit     05: Video test mode: 0=disable
 294          * Bit     04: Video SWAP R and B: 0=disable
 295          * Bit     03: Video SWAP U and V: 0=disable
 296          * Bit     02: Video SWAP Y and U/V: 0=disable
 297          * Bit     01: Video YUV to RGB Conversion: 0=disable
 298          * Bit     00: Video  Transfer: 0=disable
 299          */
 300         writel(0x88111100, regs + MVEBU_LCD_SPU_DMA_CTRL0);
 301
 302         /*
 303          * Set the LCD_SPU_DMA_CTRL1 Register
 304          * Bit     31: Manual DMA Trigger = 0
 305          * Bits 30-28: DMA Trigger Source: 0x2 VSYNC
 306          * Bit     28: VSYNC_INV: 0=Rising Edge, 1=Falling Edge
 307          * Bits 26-24: Color Key Mode: 0=disable
 308          * Bit     23: Fill low bits: 0=fill with zeroes
 309          * Bit     22: Reserved
 310          * Bit     21: Gated Clock: 0=disable
 311          * Bit     20: Power Save enable: 0=disable
 312          * Bits 19-18: Reserved
 313          * Bits 17-16: Configure Video/Graphic Path: 0x1: Graphic path alpha.
 314          * Bits 15-08: Configure Alpha: 0x00.
 315          * Bits 07-00: Reserved.
 316          */
 317         writel(0x20010000, regs + MVEBU_LCD_SPU_DMA_CTRL1);
 318
 319         /*
 320          * Set the LCD_SPU_SRAM_CTRL Register
 321          * Reset to default = 0000C000
 322          * Bits 15-14: SRAM control: init=0x3, Read=0, Write=2
 323          * Bits 11-08: SRAM address ID: 0=gamma_yr, 1=gammy_ug, 2=gamma_vb,
 324          *             3=palette, 15=cursor
 325          */
 326         writel(0x0000C000, regs + MVEBU_LCD_SPU_SRAM_CTRL);
 327
 328         /*
 329          * LCD_SPU_SRAM_WRDAT register: 019C
 330          * LCD_SPU_SRAM_PARA0 register: 01A0
 331          * LCD_SPU_SRAM_PARA1 register: 01A4 - Cursor control/Power settings
 332          */
 333         writel(0x00000000, regs + MVEBU_LCD_SPU_SRAM_PARA1);
 334
 335
 336         /* Clock settings in the at 01A8 and in the range F0A0 see below */
 337
 338         /*
 339          * Set LCD_SPU_CONTRAST
 340          * Bits 31-16: Brightness sign ext. 8-bit value +255 to -255: default=0
 341          * Bits 15-00: Contrast sign ext. 8-bit value +255 to -255: default=0
 342          */
 343         writel(0x00000000, regs + MVEBU_LCD_SPU_CONTRAST);
 344
 345         /*
 346          * Set LCD_SPU_SATURATION
 347          * Bits 31-16: Multiplier signed 4.12 fixed point value
 348          * Bits 15-00: Saturation signed 4.12 fixed point value
 349          */
 350         writel(0x10001000, regs + MVEBU_LCD_SPU_SATURATION);
 351
 352         /*
 353          * Set LCD_SPU_HUE
 354          * Bits 31-16: Sine signed 2.14 fixed point value
 355          * Bits 15-00: Cosine signed 2.14 fixed point value
 356          */
 357         writel(0x00000000, regs + MVEBU_LCD_SPU_CBSH_HUE);
 358
 359         /*
 360          * Set LCD_SPU_DUMB_CTRL
 361          * Bits 31-28: LCD Type: 3=18 bit RGB | 6=24 bit RGB888
 362          * Bits 27-12: Reserved
 363          * Bit     11: LCD DMA Pipeline Enable: 1=Enable
 364          * Bits 10-09: Reserved
 365          * Bit      8: LCD GPIO pin (??)
 366          * Bit      7: Reverse RGB
 367          * Bit      6: Invert composite blank signal DE/EN (??)
 368          * Bit      5: Invert composite sync signal
 369          * Bit      4: Invert Pixel Valid Enable DE/EN (??)
 370          * Bit      3: Invert VSYNC
 371          * Bit      2: Invert HSYNC
 372          * Bit      1: Invert Pixel Clock
 373          * Bit      0: Enable LCD Panel: 1=Enable
 374          * Question: Do we have to disable Smart and Dumb LCD
 375          * and separately enable LVDS?
 376          */
 377         writel(0x6000080F, regs + MVEBU_LCD_SPU_DUMB_CTRL);
 378
 379         /*
 380          * Set LCD_SPU_IOPAD_CTRL
 381          * Bits 31-20: Reserved
 382          * Bits 19-18: Vertical Interpolation: 0=Disable
 383          * Bits 17-16: Reserved
 384          * Bit     15: Graphics Vertical Mirror enable: 0=disable
 385          * Bit     14: Reserved
 386          * Bit     13: Video Vertical Mirror enable: 0=disable
 387          * Bit     12: Reserved
 388          * Bit     11: Command Vertical Mirror enable: 0=disable
 389          * Bit     10: Reserved
 390          * Bits 09-08: YUV to RGB Color space conversion: 0 (Not used)
 391          * Bits 07-04: AXI Bus Master: 0x4: no crossing of 4k boundary,
 392          *             128 Bytes burst
 393          * Bits 03-00: LCD pins: ??? 0=24-bit Dump panel ??
 394          */
 395         writel(0x000000C0, regs + MVEBU_LCD_SPU_IOPAD_CONTROL);
 396
 397         /*
 398          * Set SUP_IRQ_ENA_2: Disable all interrupts
 399          */
 400         writel(0x00000000, regs + MVEBU_LCD_SPU_IRQ_ENA_2);
 401
 402         /*
 403          * Set SUP_IRQ_ENA: Disable all interrupts.
 404          */
 405         writel(0x00000000, regs + MVEBU_LCD_SPU_IRQ_ENA);
 406
 407         /*
 408          * Set up ADDL Control Register
 409          * Bits 31-29: 0x0 = Fastest Delay Line (default)
 410          *             0x3 = Slowest Delay Line (default)
 411          * Bit     28: Calibration done status.
 412          * Bit     27: Reserved
 413          * Bit     26: Set Pixel Clock to ADDL output
 414          * Bit     25: Reduce CAL Enable
 415          * Bits 24-22: Manual calibration value.
 416          * Bit     21: Manual calibration enable.
 417          * Bit     20: Restart Auto Cal
 418          * Bits 19-16: Calibration Threshold voltage, default= 0x2
 419          * Bite 15-14: Reserved
 420          * Bits 13-11: Divisor for ADDL Clock: 0x1=/2, 0x3=/8, 0x5=/16
 421          * Bit     10: Power Down ADDL module, default = 1!
 422          * Bits 09-08: Test point configuration: 0x2=Bias, 0x3=High-z
 423          * Bit     07: Reset ADDL
 424          * Bit     06: Invert ADLL Clock
 425          * Bits 05-00: Delay taps, 0x3F=Half Cycle, 0x00=No delay
 426          * Note: ADLL is used for a VGA interface with DAC - not used here
 427          */
 428         writel(0x00000000, regs + MVEBU_LCD_ADLL_CTRL);
 429
 430         /*
 431          * Set the LCD_CLK_DIS Register:
 432          * Bits 3 and 4 must be 1
 433          */
 434         writel(0x00000018, regs + MVEBU_LCD_CLK_DIS);
 435
 436         /*
 437          * Set the LCD_VGA_HSYNC/VSYNC Delay Register:
 438          * Bits 03-00: Sets the delay for the HSYNC and VSYNC signals
 439          */
 440         writel(0x00000000, regs + MVEBU_LCD_VGA_HVSYNC_DELAY);
 441
 442         /*
 443          * Clock registers
 444          * See page 475 in the functional spec.
 445          */
 446
 447         /* Step 1 and 2: Disable the PLL */
 448
 449         /*
 450          * Disable PLL, see "LCD Clock Configuration 1 Register" below
 451          */
 452         writel(0x8FF40007, regs + MVEBU_LCD_CLK_CFG_1);
 453
 454         /*
 455          * Powerdown, see "LCD Clock Configuration 0 Register" below
 456          */
 457         writel(0x94000174, regs + MVEBU_LCD_CLK_CFG_0);
 458
 459         /*
 460          * Set the LCD_CFG_SCLK_DIV Register
 461          * This is set fix to 0x40000001 for the LVDS output:
 462          * Bits 31-30: SCLCK Source: 0=AXIBus, 1=AHBus, 2=PLLDivider0
 463          * Bits 15-01: Clock Divider: Bypass for LVDS=0x0001
 464          * See page 475 in section 28.5.
 465          */
 466         writel(0x80000001, regs + MVEBU_LCD_CFG_SCLK_DIV);
 467
 468         /*
 469          * Set the LCD Clock Configuration 0 Register:
 470          * Bit     31: Powerdown: 0=Power up
 471          * Bits 30-29: Reserved
 472          * Bits 28-26: PLL_KDIV: This encodes K
 473          *             K=16 => 0x5
 474          * Bits 25-17: PLL_MDIV: This is M-1:
 475          *             M=1 => 0x0
 476          * Bits 16-13: VCO band: 0x1 for 700-920MHz
 477          * Bits 12-04: PLL_NDIV: This is N-1 and corresponds to R1_CTRL!
 478          *             N=28=0x1C => 0x1B
 479          * Bits 03-00: R1_CTRL (for N=28 => 0x4)
 480          */
 481         writel(0x940021B4, regs + MVEBU_LCD_CLK_CFG_0);
 482
 483         /*
 484          * Set the LCD Clock Configuration 1 Register:
 485          * Bits 31-19: Reserved
 486          * Bit     18: Select PLL: Core PLL, 1=Dedicated PPL
 487          * Bit     17: Clock Output Enable: 0=disable, 1=enable
 488          * Bit     16: Select RefClk: 0=RefClk (25MHz), 1=External
 489          * Bit     15: Half-Div, Device Clock by DIV+0.5*Half-Dev
 490          * Bits 14-13: Reserved
 491          * Bits 12-00: PLL Full Divider [Note: Assumed to be the Post-Divider
 492          *             M' for LVDS=7!]
 493          */
 494         writel(0x8FF40007, regs + MVEBU_LCD_CLK_CFG_1);
 495
 496         /*
 497          * Set the LVDS Clock Configuration Register:
 498          * Bit     31: Clock Gating for the input clock to the LVDS
 499          * Bit     30: LVDS Serializer enable: 1=Enabled
 500          * Bits 29-11: Reserved
 501          * Bit  11-08: LVDS Clock delay: 0x02 (default): by 2 pixel clock/7
 502          * Bits 07-02: Reserved
 503          * Bit     01: 24bbp Option: 0=Option_1,1=Option2
 504          * Bit     00: 1=24bbp Panel: 0=18bpp Panel
 505          * Note: Bits 0 and must be verified with the help of the
 506          *       Interface/display
 507          */
 508         writel(0xC0000201, regs + MVEBU_LCD_LVDS_CLK_CFG);
 509
 510         /*
 511          * Power up PLL (Clock Config 0)
 512          */
 513         writel(0x140021B4, regs + MVEBU_LCD_CLK_CFG_0);
 514
 515         /* wait 10 ms */
 516         mdelay(10);
 517
 518         /*
 519          * Enable PLL (Clock Config 1)
 520          */
 521         writel(0x8FF60007, regs + MVEBU_LCD_CLK_CFG_1);
 522 }
 523
 524 static int mvebu_video_probe(struct udevice *dev)
 525 {
 526         struct video_uc_platdata *plat = dev_get_uclass_platdata(dev);
 527         struct video_priv *uc_priv = dev_get_uclass_priv(dev);
 528         struct mvebu_video_priv *priv = dev_get_priv(dev);
 529         struct mvebu_lcd_info lcd_info;
 530         struct display_timing timings;
 531         u32 fb_start, fb_end;
 532         int ret;
 533
 534         priv->regs = dev_read_addr(dev);
 535         if (priv->regs == FDT_ADDR_T_NONE) {
 536                 dev_err(dev, "failed to get LCD address\n");
 537                 return -ENXIO;
 538         }
 539
 540         ret = ofnode_decode_display_timing(dev_ofnode(dev), 0, &timings);
 541         if (ret) {
 542                 dev_err(dev, "failed to get any display timings\n");
 543                 return -EINVAL;
 544         }
 545
 546         /* Use DT timing (resolution) in internal info struct */
 547         lcd_info.fb_base = plat->base;
 548         lcd_info.x_res = timings.hactive.typ;
 549         lcd_info.x_fp = timings.hfront_porch.typ;
 550         lcd_info.x_bp = timings.hback_porch.typ;
 551         lcd_info.y_res = timings.vactive.typ;
 552         lcd_info.y_fp = timings.vfront_porch.typ;
 553         lcd_info.y_bp = timings.vback_porch.typ;
 554
 555         /* Initialize the LCD controller */
 556         mvebu_lcd_register_init(&lcd_info, priv->regs);
 557
 558         /* Enable dcache for the frame buffer */
 559         fb_start = plat->base & ~(MMU_SECTION_SIZE - 1);
 560         fb_end = plat->base + plat->size;
 561         fb_end = ALIGN(fb_end, 1 << MMU_SECTION_SHIFT);
 562         mmu_set_region_dcache_behaviour(fb_start, fb_end - fb_start,
 563                                         DCACHE_WRITEBACK);
 564         video_set_flush_dcache(dev, true);
 565
 566         uc_priv->xsize = lcd_info.x_res;
 567         uc_priv->ysize = lcd_info.y_res;
 568         uc_priv->bpix = VIDEO_BPP16;    /* Uses RGB555 format */
 569
 570         return 0;
 571 }
 572
 573 static int mvebu_video_bind(struct udevice *dev)
 574 {
 575         struct video_uc_platdata *plat = dev_get_uclass_platdata(dev);
 576
 577         plat->size = LCD_MAX_WIDTH * LCD_MAX_HEIGHT *
 578                 (1 << LCD_MAX_LOG2_BPP) / 8;
 579
 580         return 0;
 581 }
 582
 583 static const struct udevice_id mvebu_video_ids[] = {
 584         { .compatible = "marvell,armada-xp-lcd" },
 585         { }
 586 };
 587
 588 U_BOOT_DRIVER(mvebu_video) = {
 589         .name   = "mvebu_video",
 590         .id     = UCLASS_VIDEO,
 591         .of_match = mvebu_video_ids,
 592         .bind   = mvebu_video_bind,
 593         .probe  = mvebu_video_probe,
 594         .priv_auto_alloc_size = sizeof(struct mvebu_video_priv),
 595 };