drivers/tty/serial/imx.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Driver for Motorola/Freescale IMX serial ports
   4  *
   5  * Based on drivers/char/serial.c, by Linus Torvalds, Theodore Ts'o.
   6  *
   7  * Author: Sascha Hauer <sascha@saschahauer.de>
   8  * Copyright (C) 2004 Pengutronix
   9  */
  10
  11 #if defined(CONFIG_SERIAL_IMX_CONSOLE) && defined(CONFIG_MAGIC_SYSRQ)
  12 #define SUPPORT_SYSRQ
  13 #endif
  14
  15 #include <linux/module.h>
  16 #include <linux/ioport.h>
  17 #include <linux/init.h>
  18 #include <linux/console.h>
  19 #include <linux/sysrq.h>
  20 #include <linux/platform_device.h>
  21 #include <linux/tty.h>
  22 #include <linux/tty_flip.h>
  23 #include <linux/serial_core.h>
  24 #include <linux/serial.h>
  25 #include <linux/clk.h>
  26 #include <linux/delay.h>
  27 #include <linux/pinctrl/consumer.h>
  28 #include <linux/rational.h>
  29 #include <linux/slab.h>
  30 #include <linux/of.h>
  31 #include <linux/of_device.h>
  32 #include <linux/io.h>
  33 #include <linux/dma-mapping.h>
  34
  35 #include <asm/irq.h>
  36 #include <linux/platform_data/serial-imx.h>
  37 #include <linux/platform_data/dma-imx.h>
  38
  39 #include "serial_mctrl_gpio.h"
  40
  41 /* Register definitions */
  42 #define URXD0 0x0  /* Receiver Register */
  43 #define URTX0 0x40 /* Transmitter Register */
  44 #define UCR1  0x80 /* Control Register 1 */
  45 #define UCR2  0x84 /* Control Register 2 */
  46 #define UCR3  0x88 /* Control Register 3 */
  47 #define UCR4  0x8c /* Control Register 4 */
  48 #define UFCR  0x90 /* FIFO Control Register */
  49 #define USR1  0x94 /* Status Register 1 */
  50 #define USR2  0x98 /* Status Register 2 */
  51 #define UESC  0x9c /* Escape Character Register */
  52 #define UTIM  0xa0 /* Escape Timer Register */
  53 #define UBIR  0xa4 /* BRM Incremental Register */
  54 #define UBMR  0xa8 /* BRM Modulator Register */
  55 #define UBRC  0xac /* Baud Rate Count Register */
  56 #define IMX21_ONEMS 0xb0 /* One Millisecond register */
  57 #define IMX1_UTS 0xd0 /* UART Test Register on i.mx1 */
  58 #define IMX21_UTS 0xb4 /* UART Test Register on all other i.mx*/
  59
  60 /* UART Control Register Bit Fields.*/
  61 #define URXD_DUMMY_READ (1<<16)
  62 #define URXD_CHARRDY    (1<<15)
  63 #define URXD_ERR        (1<<14)
  64 #define URXD_OVRRUN     (1<<13)
  65 #define URXD_FRMERR     (1<<12)
  66 #define URXD_BRK        (1<<11)
  67 #define URXD_PRERR      (1<<10)
  68 #define URXD_RX_DATA    (0xFF<<0)
  69 #define UCR1_ADEN       (1<<15) /* Auto detect interrupt */
  70 #define UCR1_ADBR       (1<<14) /* Auto detect baud rate */
  71 #define UCR1_TRDYEN     (1<<13) /* Transmitter ready interrupt enable */
  72 #define UCR1_IDEN       (1<<12) /* Idle condition interrupt */
  73 #define UCR1_ICD_REG(x) (((x) & 3) << 10) /* idle condition detect */
  74 #define UCR1_RRDYEN     (1<<9)  /* Recv ready interrupt enable */
  75 #define UCR1_RXDMAEN    (1<<8)  /* Recv ready DMA enable */
  76 #define UCR1_IREN       (1<<7)  /* Infrared interface enable */
  77 #define UCR1_TXMPTYEN   (1<<6)  /* Transimitter empty interrupt enable */
  78 #define UCR1_RTSDEN     (1<<5)  /* RTS delta interrupt enable */
  79 #define UCR1_SNDBRK     (1<<4)  /* Send break */
  80 #define UCR1_TXDMAEN    (1<<3)  /* Transmitter ready DMA enable */
  81 #define IMX1_UCR1_UARTCLKEN (1<<2) /* UART clock enabled, i.mx1 only */
  82 #define UCR1_ATDMAEN    (1<<2)  /* Aging DMA Timer Enable */
  83 #define UCR1_DOZE       (1<<1)  /* Doze */
  84 #define UCR1_UARTEN     (1<<0)  /* UART enabled */
  85 #define UCR2_ESCI       (1<<15) /* Escape seq interrupt enable */
  86 #define UCR2_IRTS       (1<<14) /* Ignore RTS pin */
  87 #define UCR2_CTSC       (1<<13) /* CTS pin control */
  88 #define UCR2_CTS        (1<<12) /* Clear to send */
  89 #define UCR2_ESCEN      (1<<11) /* Escape enable */
  90 #define UCR2_PREN       (1<<8)  /* Parity enable */
  91 #define UCR2_PROE       (1<<7)  /* Parity odd/even */
  92 #define UCR2_STPB       (1<<6)  /* Stop */
  93 #define UCR2_WS         (1<<5)  /* Word size */
  94 #define UCR2_RTSEN      (1<<4)  /* Request to send interrupt enable */
  95 #define UCR2_ATEN       (1<<3)  /* Aging Timer Enable */
  96 #define UCR2_TXEN       (1<<2)  /* Transmitter enabled */
  97 #define UCR2_RXEN       (1<<1)  /* Receiver enabled */
  98 #define UCR2_SRST       (1<<0)  /* SW reset */
  99 #define UCR3_DTREN      (1<<13) /* DTR interrupt enable */
 100 #define UCR3_PARERREN   (1<<12) /* Parity enable */
 101 #define UCR3_FRAERREN   (1<<11) /* Frame error interrupt enable */
 102 #define UCR3_DSR        (1<<10) /* Data set ready */
 103 #define UCR3_DCD        (1<<9)  /* Data carrier detect */
 104 #define UCR3_RI         (1<<8)  /* Ring indicator */
 105 #define UCR3_ADNIMP     (1<<7)  /* Autobaud Detection Not Improved */
 106 #define UCR3_RXDSEN     (1<<6)  /* Receive status interrupt enable */
 107 #define UCR3_AIRINTEN   (1<<5)  /* Async IR wake interrupt enable */
 108 #define UCR3_AWAKEN     (1<<4)  /* Async wake interrupt enable */
 109 #define UCR3_DTRDEN     (1<<3)  /* Data Terminal Ready Delta Enable. */
 110 #define IMX21_UCR3_RXDMUXSEL    (1<<2)  /* RXD Muxed Input Select */
 111 #define UCR3_INVT       (1<<1)  /* Inverted Infrared transmission */
 112 #define UCR3_BPEN       (1<<0)  /* Preset registers enable */
 113 #define UCR4_CTSTL_SHF  10      /* CTS trigger level shift */
 114 #define UCR4_CTSTL_MASK 0x3F    /* CTS trigger is 6 bits wide */
 115 #define UCR4_INVR       (1<<9)  /* Inverted infrared reception */
 116 #define UCR4_ENIRI      (1<<8)  /* Serial infrared interrupt enable */
 117 #define UCR4_WKEN       (1<<7)  /* Wake interrupt enable */
 118 #define UCR4_REF16      (1<<6)  /* Ref freq 16 MHz */
 119 #define UCR4_IDDMAEN    (1<<6)  /* DMA IDLE Condition Detected */
 120 #define UCR4_IRSC       (1<<5)  /* IR special case */
 121 #define UCR4_TCEN       (1<<3)  /* Transmit complete interrupt enable */
 122 #define UCR4_BKEN       (1<<2)  /* Break condition interrupt enable */
 123 #define UCR4_OREN       (1<<1)  /* Receiver overrun interrupt enable */
 124 #define UCR4_DREN       (1<<0)  /* Recv data ready interrupt enable */
 125 #define UFCR_RXTL_SHF   0       /* Receiver trigger level shift */
 126 #define UFCR_DCEDTE     (1<<6)  /* DCE/DTE mode select */
 127 #define UFCR_RFDIV      (7<<7)  /* Reference freq divider mask */
 128 #define UFCR_RFDIV_REG(x)       (((x) < 7 ? 6 - (x) : 6) << 7)
 129 #define UFCR_TXTL_SHF   10      /* Transmitter trigger level shift */
 130 #define USR1_PARITYERR  (1<<15) /* Parity error interrupt flag */
 131 #define USR1_RTSS       (1<<14) /* RTS pin status */
 132 #define USR1_TRDY       (1<<13) /* Transmitter ready interrupt/dma flag */
 133 #define USR1_RTSD       (1<<12) /* RTS delta */
 134 #define USR1_ESCF       (1<<11) /* Escape seq interrupt flag */
 135 #define USR1_FRAMERR    (1<<10) /* Frame error interrupt flag */
 136 #define USR1_RRDY       (1<<9)   /* Receiver ready interrupt/dma flag */
 137 #define USR1_AGTIM      (1<<8)   /* Ageing timer interrupt flag */
 138 #define USR1_DTRD       (1<<7)   /* DTR Delta */
 139 #define USR1_RXDS        (1<<6)  /* Receiver idle interrupt flag */
 140 #define USR1_AIRINT      (1<<5)  /* Async IR wake interrupt flag */
 141 #define USR1_AWAKE       (1<<4)  /* Aysnc wake interrupt flag */
 142 #define USR2_ADET        (1<<15) /* Auto baud rate detect complete */
 143 #define USR2_TXFE        (1<<14) /* Transmit buffer FIFO empty */
 144 #define USR2_DTRF        (1<<13) /* DTR edge interrupt flag */
 145 #define USR2_IDLE        (1<<12) /* Idle condition */
 146 #define USR2_RIDELT      (1<<10) /* Ring Interrupt Delta */
 147 #define USR2_RIIN        (1<<9)  /* Ring Indicator Input */
 148 #define USR2_IRINT       (1<<8)  /* Serial infrared interrupt flag */
 149 #define USR2_WAKE        (1<<7)  /* Wake */
 150 #define USR2_DCDIN       (1<<5)  /* Data Carrier Detect Input */
 151 #define USR2_RTSF        (1<<4)  /* RTS edge interrupt flag */
 152 #define USR2_TXDC        (1<<3)  /* Transmitter complete */
 153 #define USR2_BRCD        (1<<2)  /* Break condition */
 154 #define USR2_ORE        (1<<1)   /* Overrun error */
 155 #define USR2_RDR        (1<<0)   /* Recv data ready */
 156 #define UTS_FRCPERR     (1<<13) /* Force parity error */
 157 #define UTS_LOOP        (1<<12)  /* Loop tx and rx */
 158 #define UTS_TXEMPTY      (1<<6)  /* TxFIFO empty */
 159 #define UTS_RXEMPTY      (1<<5)  /* RxFIFO empty */
 160 #define UTS_TXFULL       (1<<4)  /* TxFIFO full */
 161 #define UTS_RXFULL       (1<<3)  /* RxFIFO full */
 162 #define UTS_SOFTRST      (1<<0)  /* Software reset */
 163
 164 /* We've been assigned a range on the "Low-density serial ports" major */
 165 #define SERIAL_IMX_MAJOR        207
 166 #define MINOR_START             16
 167 #define DEV_NAME                "ttymxc"
 168
 169 /*
 170  * This determines how often we check the modem status signals
 171  * for any change.  They generally aren't connected to an IRQ
 172  * so we have to poll them.  We also check immediately before
 173  * filling the TX fifo incase CTS has been dropped.
 174  */
 175 #define MCTRL_TIMEOUT   (250*HZ/1000)
 176
 177 #define DRIVER_NAME "IMX-uart"
 178
 179 #define UART_NR 8
 180
 181 /* i.MX21 type uart runs on all i.mx except i.MX1 and i.MX6q */
 182 enum imx_uart_type {
 183         IMX1_UART,
 184         IMX21_UART,
 185         IMX53_UART,
 186         IMX6Q_UART,
 187 };
 188
 189 /* device type dependent stuff */
 190 struct imx_uart_data {
 191         unsigned uts_reg;
 192         enum imx_uart_type devtype;
 193 };
 194
 195 struct imx_port {
 196         struct uart_port        port;
 197         struct timer_list       timer;
 198         unsigned int            old_status;
 199         unsigned int            have_rtscts:1;
 200         unsigned int            have_rtsgpio:1;
 201         unsigned int            dte_mode:1;
 202         struct clk              *clk_ipg;
 203         struct clk              *clk_per;
 204         const struct imx_uart_data *devdata;
 205
 206         struct mctrl_gpios *gpios;
 207
 208         /* shadow registers */
 209         unsigned int ucr1;
 210         unsigned int ucr2;
 211         unsigned int ucr3;
 212         unsigned int ucr4;
 213         unsigned int ufcr;
 214
 215         /* DMA fields */
 216         unsigned int            dma_is_enabled:1;
 217         unsigned int            dma_is_rxing:1;
 218         unsigned int            dma_is_txing:1;
 219         struct dma_chan         *dma_chan_rx, *dma_chan_tx;
 220         struct scatterlist      rx_sgl, tx_sgl[2];
 221         void                    *rx_buf;
 222         struct circ_buf         rx_ring;
 223         unsigned int            rx_periods;
 224         dma_cookie_t            rx_cookie;
 225         unsigned int            tx_bytes;
 226         unsigned int            dma_tx_nents;
 227         unsigned int            saved_reg[10];
 228         bool                    context_saved;
 229 };
 230
 231 struct imx_port_ucrs {
 232         unsigned int    ucr1;
 233         unsigned int    ucr2;
 234         unsigned int    ucr3;
 235 };
 236
 237 static struct imx_uart_data imx_uart_devdata[] = {
 238         [IMX1_UART] = {
 239                 .uts_reg = IMX1_UTS,
 240                 .devtype = IMX1_UART,
 241         },
 242         [IMX21_UART] = {
 243                 .uts_reg = IMX21_UTS,
 244                 .devtype = IMX21_UART,
 245         },
 246         [IMX53_UART] = {
 247                 .uts_reg = IMX21_UTS,
 248                 .devtype = IMX53_UART,
 249         },
 250         [IMX6Q_UART] = {
 251                 .uts_reg = IMX21_UTS,
 252                 .devtype = IMX6Q_UART,
 253         },
 254 };
 255
 256 static const struct platform_device_id imx_uart_devtype[] = {
 257         {
 258                 .name = "imx1-uart",
 259                 .driver_data = (kernel_ulong_t) &imx_uart_devdata[IMX1_UART],
 260         }, {
 261                 .name = "imx21-uart",
 262                 .driver_data = (kernel_ulong_t) &imx_uart_devdata[IMX21_UART],
 263         }, {
 264                 .name = "imx53-uart",
 265                 .driver_data = (kernel_ulong_t) &imx_uart_devdata[IMX53_UART],
 266         }, {
 267                 .name = "imx6q-uart",
 268                 .driver_data = (kernel_ulong_t) &imx_uart_devdata[IMX6Q_UART],
 269         }, {
 270                 /* sentinel */
 271         }
 272 };
 273 MODULE_DEVICE_TABLE(platform, imx_uart_devtype);
 274
 275 static const struct of_device_id imx_uart_dt_ids[] = {
 276         { .compatible = "fsl,imx6q-uart", .data = &imx_uart_devdata[IMX6Q_UART], },
 277         { .compatible = "fsl,imx53-uart", .data = &imx_uart_devdata[IMX53_UART], },
 278         { .compatible = "fsl,imx1-uart", .data = &imx_uart_devdata[IMX1_UART], },
 279         { .compatible = "fsl,imx21-uart", .data = &imx_uart_devdata[IMX21_UART], },
 280         { /* sentinel */ }
 281 };
 282 MODULE_DEVICE_TABLE(of, imx_uart_dt_ids);
 283
 284 static void imx_uart_writel(struct imx_port *sport, u32 val, u32 offset)
 285 {
 286         switch (offset) {
 287         case UCR1:
 288                 sport->ucr1 = val;
 289                 break;
 290         case UCR2:
 291                 sport->ucr2 = val;
 292                 break;
 293         case UCR3:
 294                 sport->ucr3 = val;
 295                 break;
 296         case UCR4:
 297                 sport->ucr4 = val;
 298                 break;
 299         case UFCR:
 300                 sport->ufcr = val;
 301                 break;
 302         default:
 303                 break;
 304         }
 305         writel(val, sport->port.membase + offset);
 306 }
 307
 308 static u32 imx_uart_readl(struct imx_port *sport, u32 offset)
 309 {
 310         switch (offset) {
 311         case UCR1:
 312                 return sport->ucr1;
 313                 break;
 314         case UCR2:
 315                 /*
 316                  * UCR2_SRST is the only bit in the cached registers that might
 317                  * differ from the value that was last written. As it only
 318                  * automatically becomes one after being cleared, reread
 319                  * conditionally.
 320                  */
 321                 if (!(sport->ucr2 & UCR2_SRST))
 322                         sport->ucr2 = readl(sport->port.membase + offset);
 323                 return sport->ucr2;
 324                 break;
 325         case UCR3:
 326                 return sport->ucr3;
 327                 break;
 328         case UCR4:
 329                 return sport->ucr4;
 330                 break;
 331         case UFCR:
 332                 return sport->ufcr;
 333                 break;
 334         default:
 335                 return readl(sport->port.membase + offset);
 336         }
 337 }
 338
 339 static inline unsigned imx_uart_uts_reg(struct imx_port *sport)
 340 {
 341         return sport->devdata->uts_reg;
 342 }
 343
 344 static inline int imx_uart_is_imx1(struct imx_port *sport)
 345 {
 346         return sport->devdata->devtype == IMX1_UART;
 347 }
 348
 349 static inline int imx_uart_is_imx21(struct imx_port *sport)
 350 {
 351         return sport->devdata->devtype == IMX21_UART;
 352 }
 353
 354 static inline int imx_uart_is_imx53(struct imx_port *sport)
 355 {
 356         return sport->devdata->devtype == IMX53_UART;
 357 }
 358
 359 static inline int imx_uart_is_imx6q(struct imx_port *sport)
 360 {
 361         return sport->devdata->devtype == IMX6Q_UART;
 362 }
 363 /*
 364  * Save and restore functions for UCR1, UCR2 and UCR3 registers
 365  */
 366 #if defined(CONFIG_SERIAL_IMX_CONSOLE)
 367 static void imx_uart_ucrs_save(struct imx_port *sport,
 368                                struct imx_port_ucrs *ucr)
 369 {
 370         /* save control registers */
 371         ucr->ucr1 = imx_uart_readl(sport, UCR1);
 372         ucr->ucr2 = imx_uart_readl(sport, UCR2);
 373         ucr->ucr3 = imx_uart_readl(sport, UCR3);
 374 }
 375
 376 static void imx_uart_ucrs_restore(struct imx_port *sport,
 377                                   struct imx_port_ucrs *ucr)
 378 {
 379         /* restore control registers */
 380         imx_uart_writel(sport, ucr->ucr1, UCR1);
 381         imx_uart_writel(sport, ucr->ucr2, UCR2);
 382         imx_uart_writel(sport, ucr->ucr3, UCR3);
 383 }
 384 #endif
 385
 386 /* called with port.lock taken and irqs caller dependent */
 387 static void imx_uart_rts_active(struct imx_port *sport, u32 *ucr2)
 388 {
 389         *ucr2 &= ~(UCR2_CTSC | UCR2_CTS);
 390
 391         sport->port.mctrl |= TIOCM_RTS;
 392         mctrl_gpio_set(sport->gpios, sport->port.mctrl);
 393 }
 394
 395 /* called with port.lock taken and irqs caller dependent */
 396 static void imx_uart_rts_inactive(struct imx_port *sport, u32 *ucr2)
 397 {
 398         *ucr2 &= ~UCR2_CTSC;
 399         *ucr2 |= UCR2_CTS;
 400
 401         sport->port.mctrl &= ~TIOCM_RTS;
 402         mctrl_gpio_set(sport->gpios, sport->port.mctrl);
 403 }
 404
 405 /* called with port.lock taken and irqs caller dependent */
 406 static void imx_uart_rts_auto(struct imx_port *sport, u32 *ucr2)
 407 {
 408         *ucr2 |= UCR2_CTSC;
 409 }
 410
 411 /* called with port.lock taken and irqs off */
 412 static void imx_uart_start_rx(struct uart_port *port)
 413 {
 414         struct imx_port *sport = (struct imx_port *)port;
 415         unsigned int ucr1, ucr2;
 416
 417         ucr1 = imx_uart_readl(sport, UCR1);
 418         ucr2 = imx_uart_readl(sport, UCR2);
 419
 420         ucr2 |= UCR2_RXEN;
 421
 422         if (sport->dma_is_enabled) {
 423                 ucr1 |= UCR1_RXDMAEN | UCR1_ATDMAEN;
 424         } else {
 425                 ucr1 |= UCR1_RRDYEN;
 426                 ucr2 |= UCR2_ATEN;
 427         }
 428
 429         /* Write UCR2 first as it includes RXEN */
 430         imx_uart_writel(sport, ucr2, UCR2);
 431         imx_uart_writel(sport, ucr1, UCR1);
 432 }
 433
 434 /* called with port.lock taken and irqs off */
 435 static void imx_uart_stop_tx(struct uart_port *port)
 436 {
 437         struct imx_port *sport = (struct imx_port *)port;
 438         u32 ucr1;
 439
 440         /*
 441          * We are maybe in the SMP context, so if the DMA TX thread is running
 442          * on other cpu, we have to wait for it to finish.
 443          */
 444         if (sport->dma_is_txing)
 445                 return;
 446
 447         ucr1 = imx_uart_readl(sport, UCR1);
 448         imx_uart_writel(sport, ucr1 & ~UCR1_TXMPTYEN, UCR1);
 449
 450         /* in rs485 mode disable transmitter if shifter is empty */
 451         if (port->rs485.flags & SER_RS485_ENABLED &&
 452             imx_uart_readl(sport, USR2) & USR2_TXDC) {
 453                 u32 ucr2 = imx_uart_readl(sport, UCR2), ucr4;
 454                 if (port->rs485.flags & SER_RS485_RTS_AFTER_SEND)
 455                         imx_uart_rts_active(sport, &ucr2);
 456                 else
 457                         imx_uart_rts_inactive(sport, &ucr2);
 458                 imx_uart_writel(sport, ucr2, UCR2);
 459
 460                 imx_uart_start_rx(port);
 461
 462                 ucr4 = imx_uart_readl(sport, UCR4);
 463                 ucr4 &= ~UCR4_TCEN;
 464                 imx_uart_writel(sport, ucr4, UCR4);
 465         }
 466 }
 467
 468 /* called with port.lock taken and irqs off */
 469 static void imx_uart_stop_rx(struct uart_port *port)
 470 {
 471         struct imx_port *sport = (struct imx_port *)port;
 472         u32 ucr1, ucr2;
 473
 474         ucr1 = imx_uart_readl(sport, UCR1);
 475         ucr2 = imx_uart_readl(sport, UCR2);
 476
 477         if (sport->dma_is_enabled) {
 478                 ucr1 &= ~(UCR1_RXDMAEN | UCR1_ATDMAEN);
 479         } else {
 480                 ucr1 &= ~UCR1_RRDYEN;
 481                 ucr2 &= ~UCR2_ATEN;
 482         }
 483         imx_uart_writel(sport, ucr1, UCR1);
 484
 485         ucr2 &= ~UCR2_RXEN;
 486         imx_uart_writel(sport, ucr2, UCR2);
 487 }
 488
 489 /* called with port.lock taken and irqs off */
 490 static void imx_uart_enable_ms(struct uart_port *port)
 491 {
 492         struct imx_port *sport = (struct imx_port *)port;
 493
 494         mod_timer(&sport->timer, jiffies);
 495
 496         mctrl_gpio_enable_ms(sport->gpios);
 497 }
 498
 499 static void imx_uart_dma_tx(struct imx_port *sport);
 500
 501 /* called with port.lock taken and irqs off */
 502 static inline void imx_uart_transmit_buffer(struct imx_port *sport)
 503 {
 504         struct circ_buf *xmit = &sport->port.state->xmit;
 505
 506         if (sport->port.x_char) {
 507                 /* Send next char */
 508                 imx_uart_writel(sport, sport->port.x_char, URTX0);
 509                 sport->port.icount.tx++;
 510                 sport->port.x_char = 0;
 511                 return;
 512         }
 513
 514         if (uart_circ_empty(xmit) || uart_tx_stopped(&sport->port)) {
 515                 imx_uart_stop_tx(&sport->port);
 516                 return;
 517         }
 518
 519         if (sport->dma_is_enabled) {
 520                 u32 ucr1;
 521                 /*
 522                  * We've just sent a X-char Ensure the TX DMA is enabled
 523                  * and the TX IRQ is disabled.
 524                  **/
 525                 ucr1 = imx_uart_readl(sport, UCR1);
 526                 ucr1 &= ~UCR1_TXMPTYEN;
 527                 if (sport->dma_is_txing) {
 528                         ucr1 |= UCR1_TXDMAEN;
 529                         imx_uart_writel(sport, ucr1, UCR1);
 530                 } else {
 531                         imx_uart_writel(sport, ucr1, UCR1);
 532                         imx_uart_dma_tx(sport);
 533                 }
 534
 535                 return;
 536         }
 537
 538         while (!uart_circ_empty(xmit) &&
 539                !(imx_uart_readl(sport, imx_uart_uts_reg(sport)) & UTS_TXFULL)) {
 540                 /* send xmit->buf[xmit->tail]
 541                  * out the port here */
 542                 imx_uart_writel(sport, xmit->buf[xmit->tail], URTX0);
 543                 xmit->tail = (xmit->tail + 1) & (UART_XMIT_SIZE - 1);
 544                 sport->port.icount.tx++;
 545         }
 546
 547         if (uart_circ_chars_pending(xmit) < WAKEUP_CHARS)
 548                 uart_write_wakeup(&sport->port);
 549
 550         if (uart_circ_empty(xmit))
 551                 imx_uart_stop_tx(&sport->port);
 552 }
 553
 554 static void imx_uart_dma_tx_callback(void *data)
 555 {
 556         struct imx_port *sport = data;
 557         struct scatterlist *sgl = &sport->tx_sgl[0];
 558         struct circ_buf *xmit = &sport->port.state->xmit;
 559         unsigned long flags;
 560         u32 ucr1;
 561
 562         spin_lock_irqsave(&sport->port.lock, flags);
 563
 564         dma_unmap_sg(sport->port.dev, sgl, sport->dma_tx_nents, DMA_TO_DEVICE);
 565
 566         ucr1 = imx_uart_readl(sport, UCR1);
 567         ucr1 &= ~UCR1_TXDMAEN;
 568         imx_uart_writel(sport, ucr1, UCR1);
 569
 570         /* update the stat */
 571         xmit->tail = (xmit->tail + sport->tx_bytes) & (UART_XMIT_SIZE - 1);
 572         sport->port.icount.tx += sport->tx_bytes;
 573
 574         dev_dbg(sport->port.dev, "we finish the TX DMA.\n");
 575
 576         sport->dma_is_txing = 0;
 577
 578         if (uart_circ_chars_pending(xmit) < WAKEUP_CHARS)
 579                 uart_write_wakeup(&sport->port);
 580
 581         if (!uart_circ_empty(xmit) && !uart_tx_stopped(&sport->port))
 582                 imx_uart_dma_tx(sport);
 583         else if (sport->port.rs485.flags & SER_RS485_ENABLED) {
 584                 u32 ucr4 = imx_uart_readl(sport, UCR4);
 585                 ucr4 |= UCR4_TCEN;
 586                 imx_uart_writel(sport, ucr4, UCR4);
 587         }
 588
 589         spin_unlock_irqrestore(&sport->port.lock, flags);
 590 }
 591
 592 /* called with port.lock taken and irqs off */
 593 static void imx_uart_dma_tx(struct imx_port *sport)
 594 {
 595         struct circ_buf *xmit = &sport->port.state->xmit;
 596         struct scatterlist *sgl = sport->tx_sgl;
 597         struct dma_async_tx_descriptor *desc;
 598         struct dma_chan *chan = sport->dma_chan_tx;
 599         struct device *dev = sport->port.dev;
 600         u32 ucr1, ucr4;
 601         int ret;
 602
 603         if (sport->dma_is_txing)
 604                 return;
 605
 606         ucr4 = imx_uart_readl(sport, UCR4);
 607         ucr4 &= ~UCR4_TCEN;
 608         imx_uart_writel(sport, ucr4, UCR4);
 609
 610         sport->tx_bytes = uart_circ_chars_pending(xmit);
 611
 612         if (xmit->tail < xmit->head) {
 613                 sport->dma_tx_nents = 1;
 614                 sg_init_one(sgl, xmit->buf + xmit->tail, sport->tx_bytes);
 615         } else {
 616                 sport->dma_tx_nents = 2;
 617                 sg_init_table(sgl, 2);
 618                 sg_set_buf(sgl, xmit->buf + xmit->tail,
 619                                 UART_XMIT_SIZE - xmit->tail);
 620                 sg_set_buf(sgl + 1, xmit->buf, xmit->head);
 621         }
 622
 623         ret = dma_map_sg(dev, sgl, sport->dma_tx_nents, DMA_TO_DEVICE);
 624         if (ret == 0) {
 625                 dev_err(dev, "DMA mapping error for TX.\n");
 626                 return;
 627         }
 628         desc = dmaengine_prep_slave_sg(chan, sgl, sport->dma_tx_nents,
 629                                         DMA_MEM_TO_DEV, DMA_PREP_INTERRUPT);
 630         if (!desc) {
 631                 dma_unmap_sg(dev, sgl, sport->dma_tx_nents,
 632                              DMA_TO_DEVICE);
 633                 dev_err(dev, "We cannot prepare for the TX slave dma!\n");
 634                 return;
 635         }
 636         desc->callback = imx_uart_dma_tx_callback;
 637         desc->callback_param = sport;
 638
 639         dev_dbg(dev, "TX: prepare to send %lu bytes by DMA.\n",
 640                         uart_circ_chars_pending(xmit));
 641
 642         ucr1 = imx_uart_readl(sport, UCR1);
 643         ucr1 |= UCR1_TXDMAEN;
 644         imx_uart_writel(sport, ucr1, UCR1);
 645
 646         /* fire it */
 647         sport->dma_is_txing = 1;
 648         dmaengine_submit(desc);
 649         dma_async_issue_pending(chan);
 650         return;
 651 }
 652
 653 /* called with port.lock taken and irqs off */
 654 static void imx_uart_start_tx(struct uart_port *port)
 655 {
 656         struct imx_port *sport = (struct imx_port *)port;
 657         u32 ucr1;
 658
 659         if (!sport->port.x_char && uart_circ_empty(&port->state->xmit))
 660                 return;
 661
 662         if (port->rs485.flags & SER_RS485_ENABLED) {
 663                 u32 ucr2;
 664
 665                 ucr2 = imx_uart_readl(sport, UCR2);
 666                 if (port->rs485.flags & SER_RS485_RTS_ON_SEND)
 667                         imx_uart_rts_active(sport, &ucr2);
 668                 else
 669                         imx_uart_rts_inactive(sport, &ucr2);
 670                 imx_uart_writel(sport, ucr2, UCR2);
 671
 672                 if (!(port->rs485.flags & SER_RS485_RX_DURING_TX))
 673                         imx_uart_stop_rx(port);
 674
 675                 /*
 676                  * Enable transmitter and shifter empty irq only if DMA is off.
 677                  * In the DMA case this is done in the tx-callback.
 678                  */
 679                 if (!sport->dma_is_enabled) {
 680                         u32 ucr4 = imx_uart_readl(sport, UCR4);
 681                         ucr4 |= UCR4_TCEN;
 682                         imx_uart_writel(sport, ucr4, UCR4);
 683                 }
 684         }
 685
 686         if (!sport->dma_is_enabled) {
 687                 ucr1 = imx_uart_readl(sport, UCR1);
 688                 imx_uart_writel(sport, ucr1 | UCR1_TXMPTYEN, UCR1);
 689         }
 690
 691         if (sport->dma_is_enabled) {
 692                 if (sport->port.x_char) {
 693                         /* We have X-char to send, so enable TX IRQ and
 694                          * disable TX DMA to let TX interrupt to send X-char */
 695                         ucr1 = imx_uart_readl(sport, UCR1);
 696                         ucr1 &= ~UCR1_TXDMAEN;
 697                         ucr1 |= UCR1_TXMPTYEN;
 698                         imx_uart_writel(sport, ucr1, UCR1);
 699                         return;
 700                 }
 701
 702                 if (!uart_circ_empty(&port->state->xmit) &&
 703                     !uart_tx_stopped(port))
 704                         imx_uart_dma_tx(sport);
 705                 return;
 706         }
 707 }
 708
 709 static irqreturn_t imx_uart_rtsint(int irq, void *dev_id)
 710 {
 711         struct imx_port *sport = dev_id;
 712         u32 usr1;
 713
 714         spin_lock(&sport->port.lock);
 715
 716         imx_uart_writel(sport, USR1_RTSD, USR1);
 717         usr1 = imx_uart_readl(sport, USR1) & USR1_RTSS;
 718         uart_handle_cts_change(&sport->port, !!usr1);
 719         wake_up_interruptible(&sport->port.state->port.delta_msr_wait);
 720
 721         spin_unlock(&sport->port.lock);
 722         return IRQ_HANDLED;
 723 }
 724
 725 static irqreturn_t imx_uart_txint(int irq, void *dev_id)
 726 {
 727         struct imx_port *sport = dev_id;
 728
 729         spin_lock(&sport->port.lock);
 730         imx_uart_transmit_buffer(sport);
 731         spin_unlock(&sport->port.lock);
 732         return IRQ_HANDLED;
 733 }
 734
 735 static irqreturn_t imx_uart_rxint(int irq, void *dev_id)
 736 {
 737         struct imx_port *sport = dev_id;
 738         unsigned int rx, flg, ignored = 0;
 739         struct tty_port *port = &sport->port.state->port;
 740
 741         spin_lock(&sport->port.lock);
 742
 743         while (imx_uart_readl(sport, USR2) & USR2_RDR) {
 744                 u32 usr2;
 745
 746                 flg = TTY_NORMAL;
 747                 sport->port.icount.rx++;
 748
 749                 rx = imx_uart_readl(sport, URXD0);
 750
 751                 usr2 = imx_uart_readl(sport, USR2);
 752                 if (usr2 & USR2_BRCD) {
 753                         imx_uart_writel(sport, USR2_BRCD, USR2);
 754                         if (uart_handle_break(&sport->port))
 755                                 continue;
 756                 }
 757
 758                 if (uart_handle_sysrq_char(&sport->port, (unsigned char)rx))
 759                         continue;
 760
 761                 if (unlikely(rx & URXD_ERR)) {
 762                         if (rx & URXD_BRK)
 763                                 sport->port.icount.brk++;
 764                         else if (rx & URXD_PRERR)
 765                                 sport->port.icount.parity++;
 766                         else if (rx & URXD_FRMERR)
 767                                 sport->port.icount.frame++;
 768                         if (rx & URXD_OVRRUN)
 769                                 sport->port.icount.overrun++;
 770
 771                         if (rx & sport->port.ignore_status_mask) {
 772                                 if (++ignored > 100)
 773                                         goto out;
 774                                 continue;
 775                         }
 776
 777                         rx &= (sport->port.read_status_mask | 0xFF);
 778
 779                         if (rx & URXD_BRK)
 780                                 flg = TTY_BREAK;
 781                         else if (rx & URXD_PRERR)
 782                                 flg = TTY_PARITY;
 783                         else if (rx & URXD_FRMERR)
 784                                 flg = TTY_FRAME;
 785                         if (rx & URXD_OVRRUN)
 786                                 flg = TTY_OVERRUN;
 787
 788 #ifdef SUPPORT_SYSRQ
 789                         sport->port.sysrq = 0;
 790 #endif
 791                 }
 792
 793                 if (sport->port.ignore_status_mask & URXD_DUMMY_READ)
 794                         goto out;
 795
 796                 if (tty_insert_flip_char(port, rx, flg) == 0)
 797                         sport->port.icount.buf_overrun++;
 798         }
 799
 800 out:
 801         spin_unlock(&sport->port.lock);
 802         tty_flip_buffer_push(port);
 803         return IRQ_HANDLED;
 804 }
 805
 806 static void imx_uart_clear_rx_errors(struct imx_port *sport);
 807
 808 /*
 809  * We have a modem side uart, so the meanings of RTS and CTS are inverted.
 810  */
 811 static unsigned int imx_uart_get_hwmctrl(struct imx_port *sport)
 812 {
 813         unsigned int tmp = TIOCM_DSR;
 814         unsigned usr1 = imx_uart_readl(sport, USR1);
 815         unsigned usr2 = imx_uart_readl(sport, USR2);
 816
 817         if (usr1 & USR1_RTSS)
 818                 tmp |= TIOCM_CTS;
 819
 820         /* in DCE mode DCDIN is always 0 */
 821         if (!(usr2 & USR2_DCDIN))
 822                 tmp |= TIOCM_CAR;
 823
 824         if (sport->dte_mode)
 825                 if (!(imx_uart_readl(sport, USR2) & USR2_RIIN))
 826                         tmp |= TIOCM_RI;
 827
 828         return tmp;
 829 }
 830
 831 /*
 832  * Handle any change of modem status signal since we were last called.
 833  */
 834 static void imx_uart_mctrl_check(struct imx_port *sport)
 835 {
 836         unsigned int status, changed;
 837
 838         status = imx_uart_get_hwmctrl(sport);
 839         changed = status ^ sport->old_status;
 840
 841         if (changed == 0)
 842                 return;
 843
 844         sport->old_status = status;
 845
 846         if (changed & TIOCM_RI && status & TIOCM_RI)
 847                 sport->port.icount.rng++;
 848         if (changed & TIOCM_DSR)
 849                 sport->port.icount.dsr++;
 850         if (changed & TIOCM_CAR)
 851                 uart_handle_dcd_change(&sport->port, status & TIOCM_CAR);
 852         if (changed & TIOCM_CTS)
 853                 uart_handle_cts_change(&sport->port, status & TIOCM_CTS);
 854
 855         wake_up_interruptible(&sport->port.state->port.delta_msr_wait);
 856 }
 857
 858 static irqreturn_t imx_uart_int(int irq, void *dev_id)
 859 {
 860         struct imx_port *sport = dev_id;
 861         unsigned int usr1, usr2, ucr1, ucr2, ucr3, ucr4;
 862         irqreturn_t ret = IRQ_NONE;
 863
 864         usr1 = imx_uart_readl(sport, USR1);
 865         usr2 = imx_uart_readl(sport, USR2);
 866         ucr1 = imx_uart_readl(sport, UCR1);
 867         ucr2 = imx_uart_readl(sport, UCR2);
 868         ucr3 = imx_uart_readl(sport, UCR3);
 869         ucr4 = imx_uart_readl(sport, UCR4);
 870
 871         /*
 872          * Even if a condition is true that can trigger an irq only handle it if
 873          * the respective irq source is enabled. This prevents some undesired
 874          * actions, for example if a character that sits in the RX FIFO and that
 875          * should be fetched via DMA is tried to be fetched using PIO. Or the
 876          * receiver is currently off and so reading from URXD0 results in an
 877          * exception. So just mask the (raw) status bits for disabled irqs.
 878          */
 879         if ((ucr1 & UCR1_RRDYEN) == 0)
 880                 usr1 &= ~USR1_RRDY;
 881         if ((ucr2 & UCR2_ATEN) == 0)
 882                 usr1 &= ~USR1_AGTIM;
 883         if ((ucr1 & UCR1_TXMPTYEN) == 0)
 884                 usr1 &= ~USR1_TRDY;
 885         if ((ucr4 & UCR4_TCEN) == 0)
 886                 usr2 &= ~USR2_TXDC;
 887         if ((ucr3 & UCR3_DTRDEN) == 0)
 888                 usr1 &= ~USR1_DTRD;
 889         if ((ucr1 & UCR1_RTSDEN) == 0)
 890                 usr1 &= ~USR1_RTSD;
 891         if ((ucr3 & UCR3_AWAKEN) == 0)
 892                 usr1 &= ~USR1_AWAKE;
 893         if ((ucr4 & UCR4_OREN) == 0)
 894                 usr2 &= ~USR2_ORE;
 895
 896         if (usr1 & (USR1_RRDY | USR1_AGTIM)) {
 897                 imx_uart_rxint(irq, dev_id);
 898                 ret = IRQ_HANDLED;
 899         }
 900
 901         if ((usr1 & USR1_TRDY) || (usr2 & USR2_TXDC)) {
 902                 imx_uart_txint(irq, dev_id);
 903                 ret = IRQ_HANDLED;
 904         }
 905
 906         if (usr1 & USR1_DTRD) {
 907                 imx_uart_writel(sport, USR1_DTRD, USR1);
 908
 909                 spin_lock(&sport->port.lock);
 910                 imx_uart_mctrl_check(sport);
 911                 spin_unlock(&sport->port.lock);
 912
 913                 ret = IRQ_HANDLED;
 914         }
 915
 916         if (usr1 & USR1_RTSD) {
 917                 imx_uart_rtsint(irq, dev_id);
 918                 ret = IRQ_HANDLED;
 919         }
 920
 921         if (usr1 & USR1_AWAKE) {
 922                 imx_uart_writel(sport, USR1_AWAKE, USR1);
 923                 ret = IRQ_HANDLED;
 924         }
 925
 926         if (usr2 & USR2_ORE) {
 927                 sport->port.icount.overrun++;
 928                 imx_uart_writel(sport, USR2_ORE, USR2);
 929                 ret = IRQ_HANDLED;
 930         }
 931
 932         return ret;
 933 }
 934
 935 /*
 936  * Return TIOCSER_TEMT when transmitter is not busy.
 937  */
 938 static unsigned int imx_uart_tx_empty(struct uart_port *port)
 939 {
 940         struct imx_port *sport = (struct imx_port *)port;
 941         unsigned int ret;
 942
 943         ret = (imx_uart_readl(sport, USR2) & USR2_TXDC) ?  TIOCSER_TEMT : 0;
 944
 945         /* If the TX DMA is working, return 0. */
 946         if (sport->dma_is_txing)
 947                 ret = 0;
 948
 949         return ret;
 950 }
 951
 952 /* called with port.lock taken and irqs off */
 953 static unsigned int imx_uart_get_mctrl(struct uart_port *port)
 954 {
 955         struct imx_port *sport = (struct imx_port *)port;
 956         unsigned int ret = imx_uart_get_hwmctrl(sport);
 957
 958         mctrl_gpio_get(sport->gpios, &ret);
 959
 960         return ret;
 961 }
 962
 963 /* called with port.lock taken and irqs off */
 964 static void imx_uart_set_mctrl(struct uart_port *port, unsigned int mctrl)
 965 {
 966         struct imx_port *sport = (struct imx_port *)port;
 967         u32 ucr3, uts;
 968
 969         if (!(port->rs485.flags & SER_RS485_ENABLED)) {
 970                 u32 ucr2;
 971
 972                 ucr2 = imx_uart_readl(sport, UCR2);
 973                 ucr2 &= ~(UCR2_CTS | UCR2_CTSC);
 974                 if (mctrl & TIOCM_RTS)
 975                         ucr2 |= UCR2_CTS | UCR2_CTSC;
 976                 imx_uart_writel(sport, ucr2, UCR2);
 977         }
 978
 979         ucr3 = imx_uart_readl(sport, UCR3) & ~UCR3_DSR;
 980         if (!(mctrl & TIOCM_DTR))
 981                 ucr3 |= UCR3_DSR;
 982         imx_uart_writel(sport, ucr3, UCR3);
 983
 984         uts = imx_uart_readl(sport, imx_uart_uts_reg(sport)) & ~UTS_LOOP;
 985         if (mctrl & TIOCM_LOOP)
 986                 uts |= UTS_LOOP;
 987         imx_uart_writel(sport, uts, imx_uart_uts_reg(sport));
 988
 989         mctrl_gpio_set(sport->gpios, mctrl);
 990 }
 991
 992 /*
 993  * Interrupts always disabled.
 994  */
 995 static void imx_uart_break_ctl(struct uart_port *port, int break_state)
 996 {
 997         struct imx_port *sport = (struct imx_port *)port;
 998         unsigned long flags;
 999         u32 ucr1;
1000
1001         spin_lock_irqsave(&sport->port.lock, flags);
1002
1003         ucr1 = imx_uart_readl(sport, UCR1) & ~UCR1_SNDBRK;
1004
1005         if (break_state != 0)
1006                 ucr1 |= UCR1_SNDBRK;
1007
1008         imx_uart_writel(sport, ucr1, UCR1);
1009
1010         spin_unlock_irqrestore(&sport->port.lock, flags);
1011 }
1012
1013 /*
1014  * This is our per-port timeout handler, for checking the
1015  * modem status signals.
1016  */
1017 static void imx_uart_timeout(struct timer_list *t)
1018 {
1019         struct imx_port *sport = from_timer(sport, t, timer);
1020         unsigned long flags;
1021
1022         if (sport->port.state) {
1023                 spin_lock_irqsave(&sport->port.lock, flags);
1024                 imx_uart_mctrl_check(sport);
1025                 spin_unlock_irqrestore(&sport->port.lock, flags);
1026
1027                 mod_timer(&sport->timer, jiffies + MCTRL_TIMEOUT);
1028         }
1029 }
1030
1031 #define RX_BUF_SIZE     (PAGE_SIZE)
1032
1033 /*
1034  * There are two kinds of RX DMA interrupts(such as in the MX6Q):
1035  *   [1] the RX DMA buffer is full.
1036  *   [2] the aging timer expires
1037  *
1038  * Condition [2] is triggered when a character has been sitting in the FIFO
1039  * for at least 8 byte durations.
1040  */
1041 static void imx_uart_dma_rx_callback(void *data)
1042 {
1043         struct imx_port *sport = data;
1044         struct dma_chan *chan = sport->dma_chan_rx;
1045         struct scatterlist *sgl = &sport->rx_sgl;
1046         struct tty_port *port = &sport->port.state->port;
1047         struct dma_tx_state state;
1048         struct circ_buf *rx_ring = &sport->rx_ring;
1049         enum dma_status status;
1050         unsigned int w_bytes = 0;
1051         unsigned int r_bytes;
1052         unsigned int bd_size;
1053
1054         status = dmaengine_tx_status(chan, sport->rx_cookie, &state);
1055
1056         if (status == DMA_ERROR) {
1057                 imx_uart_clear_rx_errors(sport);
1058                 return;
1059         }
1060
1061         if (!(sport->port.ignore_status_mask & URXD_DUMMY_READ)) {
1062
1063                 /*
1064                  * The state-residue variable represents the empty space
1065                  * relative to the entire buffer. Taking this in consideration
1066                  * the head is always calculated base on the buffer total
1067                  * length - DMA transaction residue. The UART script from the
1068                  * SDMA firmware will jump to the next buffer descriptor,
1069                  * once a DMA transaction if finalized (IMX53 RM - A.4.1.2.4).
1070                  * Taking this in consideration the tail is always at the
1071                  * beginning of the buffer descriptor that contains the head.
1072                  */
1073
1074                 /* Calculate the head */
1075                 rx_ring->head = sg_dma_len(sgl) - state.residue;
1076
1077                 /* Calculate the tail. */
1078                 bd_size = sg_dma_len(sgl) / sport->rx_periods;
1079                 rx_ring->tail = ((rx_ring->head-1) / bd_size) * bd_size;
1080
1081                 if (rx_ring->head <= sg_dma_len(sgl) &&
1082                     rx_ring->head > rx_ring->tail) {
1083
1084                         /* Move data from tail to head */
1085                         r_bytes = rx_ring->head - rx_ring->tail;
1086
1087                         /* CPU claims ownership of RX DMA buffer */
1088                         dma_sync_sg_for_cpu(sport->port.dev, sgl, 1,
1089                                 DMA_FROM_DEVICE);
1090
1091                         w_bytes = tty_insert_flip_string(port,
1092                                 sport->rx_buf + rx_ring->tail, r_bytes);
1093
1094                         /* UART retrieves ownership of RX DMA buffer */
1095                         dma_sync_sg_for_device(sport->port.dev, sgl, 1,
1096                                 DMA_FROM_DEVICE);
1097
1098                         if (w_bytes != r_bytes)
1099                                 sport->port.icount.buf_overrun++;
1100
1101                         sport->port.icount.rx += w_bytes;
1102                 } else  {
1103                         WARN_ON(rx_ring->head > sg_dma_len(sgl));
1104                         WARN_ON(rx_ring->head <= rx_ring->tail);
1105                 }
1106         }
1107
1108         if (w_bytes) {
1109                 tty_flip_buffer_push(port);
1110                 dev_dbg(sport->port.dev, "We get %d bytes.\n", w_bytes);
1111         }
1112 }
1113
1114 /* RX DMA buffer periods */
1115 #define RX_DMA_PERIODS 4
1116
1117 static int imx_uart_start_rx_dma(struct imx_port *sport)
1118 {
1119         struct scatterlist *sgl = &sport->rx_sgl;
1120         struct dma_chan *chan = sport->dma_chan_rx;
1121         struct device *dev = sport->port.dev;
1122         struct dma_async_tx_descriptor *desc;
1123         int ret;
1124
1125         sport->rx_ring.head = 0;
1126         sport->rx_ring.tail = 0;
1127         sport->rx_periods = RX_DMA_PERIODS;
1128
1129         sg_init_one(sgl, sport->rx_buf, RX_BUF_SIZE);
1130         ret = dma_map_sg(dev, sgl, 1, DMA_FROM_DEVICE);
1131         if (ret == 0) {
1132                 dev_err(dev, "DMA mapping error for RX.\n");
1133                 return -EINVAL;
1134         }
1135
1136         desc = dmaengine_prep_dma_cyclic(chan, sg_dma_address(sgl),
1137                 sg_dma_len(sgl), sg_dma_len(sgl) / sport->rx_periods,
1138                 DMA_DEV_TO_MEM, DMA_PREP_INTERRUPT);
1139
1140         if (!desc) {
1141                 dma_unmap_sg(dev, sgl, 1, DMA_FROM_DEVICE);
1142                 dev_err(dev, "We cannot prepare for the RX slave dma!\n");
1143                 return -EINVAL;
1144         }
1145         desc->callback = imx_uart_dma_rx_callback;
1146         desc->callback_param = sport;
1147
1148         dev_dbg(dev, "RX: prepare for the DMA.\n");
1149         sport->dma_is_rxing = 1;
1150         sport->rx_cookie = dmaengine_submit(desc);
1151         dma_async_issue_pending(chan);
1152         return 0;
1153 }
1154
1155 static void imx_uart_clear_rx_errors(struct imx_port *sport)
1156 {
1157         struct tty_port *port = &sport->port.state->port;
1158         u32 usr1, usr2;
1159
1160         usr1 = imx_uart_readl(sport, USR1);
1161         usr2 = imx_uart_readl(sport, USR2);
1162
1163         if (usr2 & USR2_BRCD) {
1164                 sport->port.icount.brk++;
1165                 imx_uart_writel(sport, USR2_BRCD, USR2);
1166                 uart_handle_break(&sport->port);
1167                 if (tty_insert_flip_char(port, 0, TTY_BREAK) == 0)
1168                         sport->port.icount.buf_overrun++;
1169                 tty_flip_buffer_push(port);
1170         } else {
1171                 if (usr1 & USR1_FRAMERR) {
1172                         sport->port.icount.frame++;
1173                         imx_uart_writel(sport, USR1_FRAMERR, USR1);
1174                 } else if (usr1 & USR1_PARITYERR) {
1175                         sport->port.icount.parity++;
1176                         imx_uart_writel(sport, USR1_PARITYERR, USR1);
1177                 }
1178         }
1179
1180         if (usr2 & USR2_ORE) {
1181                 sport->port.icount.overrun++;
1182                 imx_uart_writel(sport, USR2_ORE, USR2);
1183         }
1184
1185 }
1186
1187 #define TXTL_DEFAULT 2 /* reset default */
1188 #define RXTL_DEFAULT 1 /* reset default */
1189 #define TXTL_DMA 8 /* DMA burst setting */
1190 #define RXTL_DMA 9 /* DMA burst setting */
1191
1192 static void imx_uart_setup_ufcr(struct imx_port *sport,
1193                                 unsigned char txwl, unsigned char rxwl)
1194 {
1195         unsigned int val;
1196
1197         /* set receiver / transmitter trigger level */
1198         val = imx_uart_readl(sport, UFCR) & (UFCR_RFDIV | UFCR_DCEDTE);
1199         val |= txwl << UFCR_TXTL_SHF | rxwl;
1200         imx_uart_writel(sport, val, UFCR);
1201 }
1202
1203 static void imx_uart_dma_exit(struct imx_port *sport)
1204 {
1205         if (sport->dma_chan_rx) {
1206                 dmaengine_terminate_sync(sport->dma_chan_rx);
1207                 dma_release_channel(sport->dma_chan_rx);
1208                 sport->dma_chan_rx = NULL;
1209                 sport->rx_cookie = -EINVAL;
1210                 kfree(sport->rx_buf);
1211                 sport->rx_buf = NULL;
1212         }
1213
1214         if (sport->dma_chan_tx) {
1215                 dmaengine_terminate_sync(sport->dma_chan_tx);
1216                 dma_release_channel(sport->dma_chan_tx);
1217                 sport->dma_chan_tx = NULL;
1218         }
1219 }
1220
1221 static int imx_uart_dma_init(struct imx_port *sport)
1222 {
1223         struct dma_slave_config slave_config = {};
1224         struct device *dev = sport->port.dev;
1225         int ret;
1226
1227         /* Prepare for RX : */
1228         sport->dma_chan_rx = dma_request_slave_channel(dev, "rx");
1229         if (!sport->dma_chan_rx) {
1230                 dev_dbg(dev, "cannot get the DMA channel.\n");
1231                 ret = -EINVAL;
1232                 goto err;
1233         }
1234
1235         slave_config.direction = DMA_DEV_TO_MEM;
1236         slave_config.src_addr = sport->port.mapbase + URXD0;
1237         slave_config.src_addr_width = DMA_SLAVE_BUSWIDTH_1_BYTE;
1238         /* one byte less than the watermark level to enable the aging timer */
1239         slave_config.src_maxburst = RXTL_DMA - 1;
1240         ret = dmaengine_slave_config(sport->dma_chan_rx, &slave_config);
1241         if (ret) {
1242                 dev_err(dev, "error in RX dma configuration.\n");
1243                 goto err;
1244         }
1245
1246         sport->rx_buf = kzalloc(RX_BUF_SIZE, GFP_KERNEL);
1247         if (!sport->rx_buf) {
1248                 ret = -ENOMEM;
1249                 goto err;
1250         }
1251         sport->rx_ring.buf = sport->rx_buf;
1252
1253         /* Prepare for TX : */
1254         sport->dma_chan_tx = dma_request_slave_channel(dev, "tx");
1255         if (!sport->dma_chan_tx) {
1256                 dev_err(dev, "cannot get the TX DMA channel!\n");
1257                 ret = -EINVAL;
1258                 goto err;
1259         }
1260
1261         slave_config.direction = DMA_MEM_TO_DEV;
1262         slave_config.dst_addr = sport->port.mapbase + URTX0;
1263         slave_config.dst_addr_width = DMA_SLAVE_BUSWIDTH_1_BYTE;
1264         slave_config.dst_maxburst = TXTL_DMA;
1265         ret = dmaengine_slave_config(sport->dma_chan_tx, &slave_config);
1266         if (ret) {
1267                 dev_err(dev, "error in TX dma configuration.");
1268                 goto err;
1269         }
1270
1271         return 0;
1272 err:
1273         imx_uart_dma_exit(sport);
1274         return ret;
1275 }
1276
1277 static void imx_uart_enable_dma(struct imx_port *sport)
1278 {
1279         u32 ucr1;
1280
1281         imx_uart_setup_ufcr(sport, TXTL_DMA, RXTL_DMA);
1282
1283         /* set UCR1 */
1284         ucr1 = imx_uart_readl(sport, UCR1);
1285         ucr1 |= UCR1_RXDMAEN | UCR1_TXDMAEN | UCR1_ATDMAEN;
1286         imx_uart_writel(sport, ucr1, UCR1);
1287
1288         sport->dma_is_enabled = 1;
1289 }
1290
1291 static void imx_uart_disable_dma(struct imx_port *sport)
1292 {
1293         u32 ucr1;
1294
1295         /* clear UCR1 */
1296         ucr1 = imx_uart_readl(sport, UCR1);
1297         ucr1 &= ~(UCR1_RXDMAEN | UCR1_TXDMAEN | UCR1_ATDMAEN);
1298         imx_uart_writel(sport, ucr1, UCR1);
1299
1300         imx_uart_setup_ufcr(sport, TXTL_DEFAULT, RXTL_DEFAULT);
1301
1302         sport->dma_is_enabled = 0;
1303 }
1304
1305 /* half the RX buffer size */
1306 #define CTSTL 16
1307
1308 static int imx_uart_startup(struct uart_port *port)
1309 {
1310         struct imx_port *sport = (struct imx_port *)port;
1311         int retval, i;
1312         unsigned long flags;
1313         int dma_is_inited = 0;
1314         u32 ucr1, ucr2, ucr4;
1315
1316         retval = clk_prepare_enable(sport->clk_per);
1317         if (retval)
1318                 return retval;
1319         retval = clk_prepare_enable(sport->clk_ipg);
1320         if (retval) {
1321                 clk_disable_unprepare(sport->clk_per);
1322                 return retval;
1323         }
1324
1325         imx_uart_setup_ufcr(sport, TXTL_DEFAULT, RXTL_DEFAULT);
1326
1327         /* disable the DREN bit (Data Ready interrupt enable) before
1328          * requesting IRQs
1329          */
1330         ucr4 = imx_uart_readl(sport, UCR4);
1331
1332         /* set the trigger level for CTS */
1333         ucr4 &= ~(UCR4_CTSTL_MASK << UCR4_CTSTL_SHF);
1334         ucr4 |= CTSTL << UCR4_CTSTL_SHF;
1335
1336         imx_uart_writel(sport, ucr4 & ~UCR4_DREN, UCR4);
1337
1338         /* Can we enable the DMA support? */
1339         if (!uart_console(port) && imx_uart_dma_init(sport) == 0)
1340                 dma_is_inited = 1;
1341
1342         spin_lock_irqsave(&sport->port.lock, flags);
1343         /* Reset fifo's and state machines */
1344         i = 100;
1345
1346         ucr2 = imx_uart_readl(sport, UCR2);
1347         ucr2 &= ~UCR2_SRST;
1348         imx_uart_writel(sport, ucr2, UCR2);
1349
1350         while (!(imx_uart_readl(sport, UCR2) & UCR2_SRST) && (--i > 0))
1351                 udelay(1);
1352
1353         /*
1354          * Finally, clear and enable interrupts
1355          */
1356         imx_uart_writel(sport, USR1_RTSD | USR1_DTRD, USR1);
1357         imx_uart_writel(sport, USR2_ORE, USR2);
1358
1359         ucr1 = imx_uart_readl(sport, UCR1) & ~UCR1_RRDYEN;
1360         ucr1 |= UCR1_UARTEN;
1361         if (sport->have_rtscts)
1362                 ucr1 |= UCR1_RTSDEN;
1363
1364         imx_uart_writel(sport, ucr1, UCR1);
1365
1366         ucr4 = imx_uart_readl(sport, UCR4) & ~UCR4_OREN;
1367         if (!sport->dma_is_enabled)
1368                 ucr4 |= UCR4_OREN;
1369         imx_uart_writel(sport, ucr4, UCR4);
1370
1371         ucr2 = imx_uart_readl(sport, UCR2) & ~UCR2_ATEN;
1372         ucr2 |= (UCR2_RXEN | UCR2_TXEN);
1373         if (!sport->have_rtscts)
1374                 ucr2 |= UCR2_IRTS;
1375         /*
1376          * make sure the edge sensitive RTS-irq is disabled,
1377          * we're using RTSD instead.
1378          */
1379         if (!imx_uart_is_imx1(sport))
1380                 ucr2 &= ~UCR2_RTSEN;
1381         imx_uart_writel(sport, ucr2, UCR2);
1382
1383         if (!imx_uart_is_imx1(sport)) {
1384                 u32 ucr3;
1385
1386                 ucr3 = imx_uart_readl(sport, UCR3);
1387
1388                 ucr3 |= UCR3_DTRDEN | UCR3_RI | UCR3_DCD;
1389
1390                 if (sport->dte_mode)
1391                         /* disable broken interrupts */
1392                         ucr3 &= ~(UCR3_RI | UCR3_DCD);
1393
1394                 imx_uart_writel(sport, ucr3, UCR3);
1395         }
1396
1397         /*
1398          * Enable modem status interrupts
1399          */
1400         imx_uart_enable_ms(&sport->port);
1401
1402         if (dma_is_inited) {
1403                 imx_uart_enable_dma(sport);
1404                 imx_uart_start_rx_dma(sport);
1405         } else {
1406                 ucr1 = imx_uart_readl(sport, UCR1);
1407                 ucr1 |= UCR1_RRDYEN;
1408                 imx_uart_writel(sport, ucr1, UCR1);
1409
1410                 ucr2 = imx_uart_readl(sport, UCR2);
1411                 ucr2 |= UCR2_ATEN;
1412                 imx_uart_writel(sport, ucr2, UCR2);
1413         }
1414
1415         spin_unlock_irqrestore(&sport->port.lock, flags);
1416
1417         return 0;
1418 }
1419
1420 static void imx_uart_shutdown(struct uart_port *port)
1421 {
1422         struct imx_port *sport = (struct imx_port *)port;
1423         unsigned long flags;
1424         u32 ucr1, ucr2, ucr4;
1425
1426         if (sport->dma_is_enabled) {
1427                 dmaengine_terminate_sync(sport->dma_chan_tx);
1428                 if (sport->dma_is_txing) {
1429                         dma_unmap_sg(sport->port.dev, &sport->tx_sgl[0],
1430                                      sport->dma_tx_nents, DMA_TO_DEVICE);
1431                         sport->dma_is_txing = 0;
1432                 }
1433                 dmaengine_terminate_sync(sport->dma_chan_rx);
1434                 if (sport->dma_is_rxing) {
1435                         dma_unmap_sg(sport->port.dev, &sport->rx_sgl,
1436                                      1, DMA_FROM_DEVICE);
1437                         sport->dma_is_rxing = 0;
1438                 }
1439
1440                 spin_lock_irqsave(&sport->port.lock, flags);
1441                 imx_uart_stop_tx(port);
1442                 imx_uart_stop_rx(port);
1443                 imx_uart_disable_dma(sport);
1444                 spin_unlock_irqrestore(&sport->port.lock, flags);
1445                 imx_uart_dma_exit(sport);
1446         }
1447
1448         mctrl_gpio_disable_ms(sport->gpios);
1449
1450         spin_lock_irqsave(&sport->port.lock, flags);
1451         ucr2 = imx_uart_readl(sport, UCR2);
1452         ucr2 &= ~(UCR2_TXEN | UCR2_ATEN);
1453         imx_uart_writel(sport, ucr2, UCR2);
1454
1455         ucr4 = imx_uart_readl(sport, UCR4);
1456         ucr4 &= ~UCR4_OREN;
1457         imx_uart_writel(sport, ucr4, UCR4);
1458         spin_unlock_irqrestore(&sport->port.lock, flags);
1459
1460         /*
1461          * Stop our timer.
1462          */
1463         del_timer_sync(&sport->timer);
1464
1465         /*
1466          * Disable all interrupts, port and break condition.
1467          */
1468
1469         spin_lock_irqsave(&sport->port.lock, flags);
1470         ucr1 = imx_uart_readl(sport, UCR1);
1471         ucr1 &= ~(UCR1_TXMPTYEN | UCR1_RRDYEN | UCR1_RTSDEN | UCR1_UARTEN | UCR1_RXDMAEN | UCR1_ATDMAEN);
1472
1473         imx_uart_writel(sport, ucr1, UCR1);
1474         spin_unlock_irqrestore(&sport->port.lock, flags);
1475
1476         clk_disable_unprepare(sport->clk_per);
1477         clk_disable_unprepare(sport->clk_ipg);
1478 }
1479
1480 /* called with port.lock taken and irqs off */
1481 static void imx_uart_flush_buffer(struct uart_port *port)
1482 {
1483         struct imx_port *sport = (struct imx_port *)port;
1484         struct scatterlist *sgl = &sport->tx_sgl[0];
1485         u32 ucr2;
1486         int i = 100, ubir, ubmr, uts;
1487
1488         if (!sport->dma_chan_tx)
1489                 return;
1490
1491         sport->tx_bytes = 0;
1492         dmaengine_terminate_all(sport->dma_chan_tx);
1493         if (sport->dma_is_txing) {
1494                 u32 ucr1;
1495
1496                 dma_unmap_sg(sport->port.dev, sgl, sport->dma_tx_nents,
1497                              DMA_TO_DEVICE);
1498                 ucr1 = imx_uart_readl(sport, UCR1);
1499                 ucr1 &= ~UCR1_TXDMAEN;
1500                 imx_uart_writel(sport, ucr1, UCR1);
1501                 sport->dma_is_txing = 0;
1502         }
1503
1504         /*
1505          * According to the Reference Manual description of the UART SRST bit:
1506          *
1507          * "Reset the transmit and receive state machines,
1508          * all FIFOs and register USR1, USR2, UBIR, UBMR, UBRC, URXD, UTXD
1509          * and UTS[6-3]".
1510          *
1511          * We don't need to restore the old values from USR1, USR2, URXD and
1512          * UTXD. UBRC is read only, so only save/restore the other three
1513          * registers.
1514          */
1515         ubir = imx_uart_readl(sport, UBIR);
1516         ubmr = imx_uart_readl(sport, UBMR);
1517         uts = imx_uart_readl(sport, IMX21_UTS);
1518
1519         ucr2 = imx_uart_readl(sport, UCR2);
1520         ucr2 &= ~UCR2_SRST;
1521         imx_uart_writel(sport, ucr2, UCR2);
1522
1523         while (!(imx_uart_readl(sport, UCR2) & UCR2_SRST) && (--i > 0))
1524                 udelay(1);
1525
1526         /* Restore the registers */
1527         imx_uart_writel(sport, ubir, UBIR);
1528         imx_uart_writel(sport, ubmr, UBMR);
1529         imx_uart_writel(sport, uts, IMX21_UTS);
1530 }
1531
1532 static void
1533 imx_uart_set_termios(struct uart_port *port, struct ktermios *termios,
1534                      struct ktermios *old)
1535 {
1536         struct imx_port *sport = (struct imx_port *)port;
1537         unsigned long flags;
1538         u32 ucr2, old_ucr1, old_ucr2, ufcr;
1539         unsigned int baud, quot;
1540         unsigned int old_csize = old ? old->c_cflag & CSIZE : CS8;
1541         unsigned long div;
1542         unsigned long num, denom;
1543         uint64_t tdiv64;
1544
1545         /*
1546          * We only support CS7 and CS8.
1547          */
1548         while ((termios->c_cflag & CSIZE) != CS7 &&
1549                (termios->c_cflag & CSIZE) != CS8) {
1550                 termios->c_cflag &= ~CSIZE;
1551                 termios->c_cflag |= old_csize;
1552                 old_csize = CS8;
1553         }
1554
1555         del_timer_sync(&sport->timer);
1556
1557         /*
1558          * Ask the core to calculate the divisor for us.
1559          */
1560         baud = uart_get_baud_rate(port, termios, old, 50, port->uartclk / 16);
1561         quot = uart_get_divisor(port, baud);
1562
1563         spin_lock_irqsave(&sport->port.lock, flags);
1564
1565         /*
1566          * Read current UCR2 and save it for future use, then clear all the bits
1567          * except those we will or may need to preserve.
1568          */
1569         old_ucr2 = imx_uart_readl(sport, UCR2);
1570         ucr2 = old_ucr2 & (UCR2_TXEN | UCR2_RXEN | UCR2_ATEN | UCR2_CTS);
1571
1572         ucr2 |= UCR2_SRST | UCR2_IRTS;
1573         if ((termios->c_cflag & CSIZE) == CS8)
1574                 ucr2 |= UCR2_WS;
1575
1576         if (!sport->have_rtscts)
1577                 termios->c_cflag &= ~CRTSCTS;
1578
1579         if (port->rs485.flags & SER_RS485_ENABLED) {
1580                 /*
1581                  * RTS is mandatory for rs485 operation, so keep
1582                  * it under manual control and keep transmitter
1583                  * disabled.
1584                  */
1585                 if (port->rs485.flags & SER_RS485_RTS_AFTER_SEND)
1586                         imx_uart_rts_active(sport, &ucr2);
1587                 else
1588                         imx_uart_rts_inactive(sport, &ucr2);
1589
1590         } else if (termios->c_cflag & CRTSCTS)
1591                 imx_uart_rts_auto(sport, &ucr2);
1592
1593         if (termios->c_cflag & CRTSCTS)
1594                 ucr2 &= ~UCR2_IRTS;
1595
1596         if (termios->c_cflag & CSTOPB)
1597                 ucr2 |= UCR2_STPB;
1598         if (termios->c_cflag & PARENB) {
1599                 ucr2 |= UCR2_PREN;
1600                 if (termios->c_cflag & PARODD)
1601                         ucr2 |= UCR2_PROE;
1602         }
1603
1604         sport->port.read_status_mask = 0;
1605         if (termios->c_iflag & INPCK)
1606                 sport->port.read_status_mask |= (URXD_FRMERR | URXD_PRERR);
1607         if (termios->c_iflag & (BRKINT | PARMRK))
1608                 sport->port.read_status_mask |= URXD_BRK;
1609
1610         /*
1611          * Characters to ignore
1612          */
1613         sport->port.ignore_status_mask = 0;
1614         if (termios->c_iflag & IGNPAR)
1615                 sport->port.ignore_status_mask |= URXD_PRERR | URXD_FRMERR;
1616         if (termios->c_iflag & IGNBRK) {
1617                 sport->port.ignore_status_mask |= URXD_BRK;
1618                 /*
1619                  * If we're ignoring parity and break indicators,
1620                  * ignore overruns too (for real raw support).
1621                  */
1622                 if (termios->c_iflag & IGNPAR)
1623                         sport->port.ignore_status_mask |= URXD_OVRRUN;
1624         }
1625
1626         if ((termios->c_cflag & CREAD) == 0)
1627                 sport->port.ignore_status_mask |= URXD_DUMMY_READ;
1628
1629         /*
1630          * Update the per-port timeout.
1631          */
1632         uart_update_timeout(port, termios->c_cflag, baud);
1633
1634         /*
1635          * disable interrupts and drain transmitter
1636          */
1637         old_ucr1 = imx_uart_readl(sport, UCR1);
1638         imx_uart_writel(sport,
1639                         old_ucr1 & ~(UCR1_TXMPTYEN | UCR1_RRDYEN | UCR1_RTSDEN),
1640                         UCR1);
1641         imx_uart_writel(sport, old_ucr2 & ~UCR2_ATEN, UCR2);
1642
1643         while (!(imx_uart_readl(sport, USR2) & USR2_TXDC))
1644                 barrier();
1645
1646         /* then, disable everything */
1647         imx_uart_writel(sport, old_ucr2 & ~(UCR2_TXEN | UCR2_RXEN | UCR2_ATEN), UCR2);
1648
1649         /* custom-baudrate handling */
1650         div = sport->port.uartclk / (baud * 16);
1651         if (baud == 38400 && quot != div)
1652                 baud = sport->port.uartclk / (quot * 16);
1653
1654         div = sport->port.uartclk / (baud * 16);
1655         if (div > 7)
1656                 div = 7;
1657         if (!div)
1658                 div = 1;
1659
1660         rational_best_approximation(16 * div * baud, sport->port.uartclk,
1661                 1 << 16, 1 << 16, &num, &denom);
1662
1663         tdiv64 = sport->port.uartclk;
1664         tdiv64 *= num;
1665         do_div(tdiv64, denom * 16 * div);
1666         tty_termios_encode_baud_rate(termios,
1667                                 (speed_t)tdiv64, (speed_t)tdiv64);
1668
1669         num -= 1;
1670         denom -= 1;
1671
1672         ufcr = imx_uart_readl(sport, UFCR);
1673         ufcr = (ufcr & (~UFCR_RFDIV)) | UFCR_RFDIV_REG(div);
1674         imx_uart_writel(sport, ufcr, UFCR);
1675
1676         imx_uart_writel(sport, num, UBIR);
1677         imx_uart_writel(sport, denom, UBMR);
1678
1679         if (!imx_uart_is_imx1(sport))
1680                 imx_uart_writel(sport, sport->port.uartclk / div / 1000,
1681                                 IMX21_ONEMS);
1682
1683         imx_uart_writel(sport, old_ucr1, UCR1);
1684
1685         imx_uart_writel(sport, ucr2, UCR2);
1686
1687         if (UART_ENABLE_MS(&sport->port, termios->c_cflag))
1688                 imx_uart_enable_ms(&sport->port);
1689
1690         spin_unlock_irqrestore(&sport->port.lock, flags);
1691 }
1692
1693 static const char *imx_uart_type(struct uart_port *port)
1694 {
1695         struct imx_port *sport = (struct imx_port *)port;
1696
1697         return sport->port.type == PORT_IMX ? "IMX" : NULL;
1698 }
1699
1700 /*
1701  * Configure/autoconfigure the port.
1702  */
1703 static void imx_uart_config_port(struct uart_port *port, int flags)
1704 {
1705         struct imx_port *sport = (struct imx_port *)port;
1706
1707         if (flags & UART_CONFIG_TYPE)
1708                 sport->port.type = PORT_IMX;
1709 }
1710
1711 /*
1712  * Verify the new serial_struct (for TIOCSSERIAL).
1713  * The only change we allow are to the flags and type, and
1714  * even then only between PORT_IMX and PORT_UNKNOWN
1715  */
1716 static int
1717 imx_uart_verify_port(struct uart_port *port, struct serial_struct *ser)
1718 {
1719         struct imx_port *sport = (struct imx_port *)port;
1720         int ret = 0;
1721
1722         if (ser->type != PORT_UNKNOWN && ser->type != PORT_IMX)
1723                 ret = -EINVAL;
1724         if (sport->port.irq != ser->irq)
1725                 ret = -EINVAL;
1726         if (ser->io_type != UPIO_MEM)
1727                 ret = -EINVAL;
1728         if (sport->port.uartclk / 16 != ser->baud_base)
1729                 ret = -EINVAL;
1730         if (sport->port.mapbase != (unsigned long)ser->iomem_base)
1731                 ret = -EINVAL;
1732         if (sport->port.iobase != ser->port)
1733                 ret = -EINVAL;
1734         if (ser->hub6 != 0)
1735                 ret = -EINVAL;
1736         return ret;
1737 }
1738
1739 #if defined(CONFIG_CONSOLE_POLL)
1740
1741 static int imx_uart_poll_init(struct uart_port *port)
1742 {
1743         struct imx_port *sport = (struct imx_port *)port;
1744         unsigned long flags;
1745         u32 ucr1, ucr2;
1746         int retval;
1747
1748         retval = clk_prepare_enable(sport->clk_ipg);
1749         if (retval)
1750                 return retval;
1751         retval = clk_prepare_enable(sport->clk_per);
1752         if (retval)
1753                 clk_disable_unprepare(sport->clk_ipg);
1754
1755         imx_uart_setup_ufcr(sport, TXTL_DEFAULT, RXTL_DEFAULT);
1756
1757         spin_lock_irqsave(&sport->port.lock, flags);
1758
1759         /*
1760          * Be careful about the order of enabling bits here. First enable the
1761          * receiver (UARTEN + RXEN) and only then the corresponding irqs.
1762          * This prevents that a character that already sits in the RX fifo is
1763          * triggering an irq but the try to fetch it from there results in an
1764          * exception because UARTEN or RXEN is still off.
1765          */
1766         ucr1 = imx_uart_readl(sport, UCR1);
1767         ucr2 = imx_uart_readl(sport, UCR2);
1768
1769         if (imx_uart_is_imx1(sport))
1770                 ucr1 |= IMX1_UCR1_UARTCLKEN;
1771
1772         ucr1 |= UCR1_UARTEN;
1773         ucr1 &= ~(UCR1_TXMPTYEN | UCR1_RTSDEN | UCR1_RRDYEN);
1774
1775         ucr2 |= UCR2_RXEN;
1776         ucr2 &= ~UCR2_ATEN;
1777
1778         imx_uart_writel(sport, ucr1, UCR1);
1779         imx_uart_writel(sport, ucr2, UCR2);
1780
1781         /* now enable irqs */
1782         imx_uart_writel(sport, ucr1 | UCR1_RRDYEN, UCR1);
1783         imx_uart_writel(sport, ucr2 | UCR2_ATEN, UCR2);
1784
1785         spin_unlock_irqrestore(&sport->port.lock, flags);
1786
1787         return 0;
1788 }
1789
1790 static int imx_uart_poll_get_char(struct uart_port *port)
1791 {
1792         struct imx_port *sport = (struct imx_port *)port;
1793         if (!(imx_uart_readl(sport, USR2) & USR2_RDR))
1794                 return NO_POLL_CHAR;
1795
1796         return imx_uart_readl(sport, URXD0) & URXD_RX_DATA;
1797 }
1798
1799 static void imx_uart_poll_put_char(struct uart_port *port, unsigned char c)
1800 {
1801         struct imx_port *sport = (struct imx_port *)port;
1802         unsigned int status;
1803
1804         /* drain */
1805         do {
1806                 status = imx_uart_readl(sport, USR1);
1807         } while (~status & USR1_TRDY);
1808
1809         /* write */
1810         imx_uart_writel(sport, c, URTX0);
1811
1812         /* flush */
1813         do {
1814                 status = imx_uart_readl(sport, USR2);
1815         } while (~status & USR2_TXDC);
1816 }
1817 #endif
1818
1819 /* called with port.lock taken and irqs off or from .probe without locking */
1820 static int imx_uart_rs485_config(struct uart_port *port,
1821                                  struct serial_rs485 *rs485conf)
1822 {
1823         struct imx_port *sport = (struct imx_port *)port;
1824         u32 ucr2;
1825
1826         /* unimplemented */
1827         rs485conf->delay_rts_before_send = 0;
1828         rs485conf->delay_rts_after_send = 0;
1829
1830         /* RTS is required to control the transmitter */
1831         if (!sport->have_rtscts && !sport->have_rtsgpio)
1832                 rs485conf->flags &= ~SER_RS485_ENABLED;
1833
1834         if (rs485conf->flags & SER_RS485_ENABLED) {
1835                 /* Enable receiver if low-active RTS signal is requested */
1836                 if (sport->have_rtscts &&  !sport->have_rtsgpio &&
1837                     !(rs485conf->flags & SER_RS485_RTS_ON_SEND))
1838                         rs485conf->flags |= SER_RS485_RX_DURING_TX;
1839
1840                 /* disable transmitter */
1841                 ucr2 = imx_uart_readl(sport, UCR2);
1842                 if (rs485conf->flags & SER_RS485_RTS_AFTER_SEND)
1843                         imx_uart_rts_active(sport, &ucr2);
1844                 else
1845                         imx_uart_rts_inactive(sport, &ucr2);
1846                 imx_uart_writel(sport, ucr2, UCR2);
1847         }
1848
1849         /* Make sure Rx is enabled in case Tx is active with Rx disabled */
1850         if (!(rs485conf->flags & SER_RS485_ENABLED) ||
1851             rs485conf->flags & SER_RS485_RX_DURING_TX)
1852                 imx_uart_start_rx(port);
1853
1854         port->rs485 = *rs485conf;
1855
1856         return 0;
1857 }
1858
1859 static const struct uart_ops imx_uart_pops = {
1860         .tx_empty       = imx_uart_tx_empty,
1861         .set_mctrl      = imx_uart_set_mctrl,
1862         .get_mctrl      = imx_uart_get_mctrl,
1863         .stop_tx        = imx_uart_stop_tx,
1864         .start_tx       = imx_uart_start_tx,
1865         .stop_rx        = imx_uart_stop_rx,
1866         .enable_ms      = imx_uart_enable_ms,
1867         .break_ctl      = imx_uart_break_ctl,
1868         .startup        = imx_uart_startup,
1869         .shutdown       = imx_uart_shutdown,
1870         .flush_buffer   = imx_uart_flush_buffer,
1871         .set_termios    = imx_uart_set_termios,
1872         .type           = imx_uart_type,
1873         .config_port    = imx_uart_config_port,
1874         .verify_port    = imx_uart_verify_port,
1875 #if defined(CONFIG_CONSOLE_POLL)
1876         .poll_init      = imx_uart_poll_init,
1877         .poll_get_char  = imx_uart_poll_get_char,
1878         .poll_put_char  = imx_uart_poll_put_char,
1879 #endif
1880 };
1881
1882 static struct imx_port *imx_uart_ports[UART_NR];
1883
1884 #ifdef CONFIG_SERIAL_IMX_CONSOLE
1885 static void imx_uart_console_putchar(struct uart_port *port, int ch)
1886 {
1887         struct imx_port *sport = (struct imx_port *)port;
1888
1889         while (imx_uart_readl(sport, imx_uart_uts_reg(sport)) & UTS_TXFULL)
1890                 barrier();
1891
1892         imx_uart_writel(sport, ch, URTX0);
1893 }
1894
1895 /*
1896  * Interrupts are disabled on entering
1897  */
1898 static void
1899 imx_uart_console_write(struct console *co, const char *s, unsigned int count)
1900 {
1901         struct imx_port *sport = imx_uart_ports[co->index];
1902         struct imx_port_ucrs old_ucr;
1903         unsigned int ucr1;
1904         unsigned long flags = 0;
1905         int locked = 1;
1906         int retval;
1907
1908         retval = clk_enable(sport->clk_per);
1909         if (retval)
1910                 return;
1911         retval = clk_enable(sport->clk_ipg);
1912         if (retval) {
1913                 clk_disable(sport->clk_per);
1914                 return;
1915         }
1916
1917         if (sport->port.sysrq)
1918                 locked = 0;
1919         else if (oops_in_progress)
1920                 locked = spin_trylock_irqsave(&sport->port.lock, flags);
1921         else
1922                 spin_lock_irqsave(&sport->port.lock, flags);
1923
1924         /*
1925          *      First, save UCR1/2/3 and then disable interrupts
1926          */
1927         imx_uart_ucrs_save(sport, &old_ucr);
1928         ucr1 = old_ucr.ucr1;
1929
1930         if (imx_uart_is_imx1(sport))
1931                 ucr1 |= IMX1_UCR1_UARTCLKEN;
1932         ucr1 |= UCR1_UARTEN;
1933         ucr1 &= ~(UCR1_TXMPTYEN | UCR1_RRDYEN | UCR1_RTSDEN);
1934
1935         imx_uart_writel(sport, ucr1, UCR1);
1936
1937         imx_uart_writel(sport, old_ucr.ucr2 | UCR2_TXEN, UCR2);
1938
1939         uart_console_write(&sport->port, s, count, imx_uart_console_putchar);
1940
1941         /*
1942          *      Finally, wait for transmitter to become empty
1943          *      and restore UCR1/2/3
1944          */
1945         while (!(imx_uart_readl(sport, USR2) & USR2_TXDC));
1946
1947         imx_uart_ucrs_restore(sport, &old_ucr);
1948
1949         if (locked)
1950                 spin_unlock_irqrestore(&sport->port.lock, flags);
1951
1952         clk_disable(sport->clk_ipg);
1953         clk_disable(sport->clk_per);
1954 }
1955
1956 /*
1957  * If the port was already initialised (eg, by a boot loader),
1958  * try to determine the current setup.
1959  */
1960 static void __init
1961 imx_uart_console_get_options(struct imx_port *sport, int *baud,
1962                              int *parity, int *bits)
1963 {
1964
1965         if (imx_uart_readl(sport, UCR1) & UCR1_UARTEN) {
1966                 /* ok, the port was enabled */
1967                 unsigned int ucr2, ubir, ubmr, uartclk;
1968                 unsigned int baud_raw;
1969                 unsigned int ucfr_rfdiv;
1970
1971                 ucr2 = imx_uart_readl(sport, UCR2);
1972
1973                 *parity = 'n';
1974                 if (ucr2 & UCR2_PREN) {
1975                         if (ucr2 & UCR2_PROE)
1976                                 *parity = 'o';
1977                         else
1978                                 *parity = 'e';
1979                 }
1980
1981                 if (ucr2 & UCR2_WS)
1982                         *bits = 8;
1983                 else
1984                         *bits = 7;
1985
1986                 ubir = imx_uart_readl(sport, UBIR) & 0xffff;
1987                 ubmr = imx_uart_readl(sport, UBMR) & 0xffff;
1988
1989                 ucfr_rfdiv = (imx_uart_readl(sport, UFCR) & UFCR_RFDIV) >> 7;
1990                 if (ucfr_rfdiv == 6)
1991                         ucfr_rfdiv = 7;
1992                 else
1993                         ucfr_rfdiv = 6 - ucfr_rfdiv;
1994
1995                 uartclk = clk_get_rate(sport->clk_per);
1996                 uartclk /= ucfr_rfdiv;
1997
1998                 {       /*
1999                          * The next code provides exact computation of
2000                          *   baud_raw = round(((uartclk/16) * (ubir + 1)) / (ubmr + 1))
2001                          * without need of float support or long long division,
2002                          * which would be required to prevent 32bit arithmetic overflow
2003                          */
2004                         unsigned int mul = ubir + 1;
2005                         unsigned int div = 16 * (ubmr + 1);
2006                         unsigned int rem = uartclk % div;
2007
2008                         baud_raw = (uartclk / div) * mul;
2009                         baud_raw += (rem * mul + div / 2) / div;
2010                         *baud = (baud_raw + 50) / 100 * 100;
2011                 }
2012
2013                 if (*baud != baud_raw)
2014                         dev_info(sport->port.dev, "Console IMX rounded baud rate from %d to %d\n",
2015                                 baud_raw, *baud);
2016         }
2017 }
2018
2019 static int __init
2020 imx_uart_console_setup(struct console *co, char *options)
2021 {
2022         struct imx_port *sport;
2023         int baud = 9600;
2024         int bits = 8;
2025         int parity = 'n';
2026         int flow = 'n';
2027         int retval;
2028
2029         /*
2030          * Check whether an invalid uart number has been specified, and
2031          * if so, search for the first available port that does have
2032          * console support.
2033          */
2034         if (co->index == -1 || co->index >= ARRAY_SIZE(imx_uart_ports))
2035                 co->index = 0;
2036         sport = imx_uart_ports[co->index];
2037         if (sport == NULL)
2038                 return -ENODEV;
2039
2040         /* For setting the registers, we only need to enable the ipg clock. */
2041         retval = clk_prepare_enable(sport->clk_ipg);
2042         if (retval)
2043                 goto error_console;
2044
2045         if (options)
2046                 uart_parse_options(options, &baud, &parity, &bits, &flow);
2047         else
2048                 imx_uart_console_get_options(sport, &baud, &parity, &bits);
2049
2050         imx_uart_setup_ufcr(sport, TXTL_DEFAULT, RXTL_DEFAULT);
2051
2052         retval = uart_set_options(&sport->port, co, baud, parity, bits, flow);
2053
2054         clk_disable(sport->clk_ipg);
2055         if (retval) {
2056                 clk_unprepare(sport->clk_ipg);
2057                 goto error_console;
2058         }
2059
2060         retval = clk_prepare(sport->clk_per);
2061         if (retval)
2062                 clk_unprepare(sport->clk_ipg);
2063
2064 error_console:
2065         return retval;
2066 }
2067
2068 static struct uart_driver imx_uart_uart_driver;
2069 static struct console imx_uart_console = {
2070         .name           = DEV_NAME,
2071         .write          = imx_uart_console_write,
2072         .device         = uart_console_device,
2073         .setup          = imx_uart_console_setup,
2074         .flags          = CON_PRINTBUFFER,
2075         .index          = -1,
2076         .data           = &imx_uart_uart_driver,
2077 };
2078
2079 #define IMX_CONSOLE     &imx_uart_console
2080
2081 #ifdef CONFIG_OF
2082 static void imx_uart_console_early_putchar(struct uart_port *port, int ch)
2083 {
2084         struct imx_port *sport = (struct imx_port *)port;
2085
2086         while (imx_uart_readl(sport, IMX21_UTS) & UTS_TXFULL)
2087                 cpu_relax();
2088
2089         imx_uart_writel(sport, ch, URTX0);
2090 }
2091
2092 static void imx_uart_console_early_write(struct console *con, const char *s,
2093                                          unsigned count)
2094 {
2095         struct earlycon_device *dev = con->data;
2096
2097         uart_console_write(&dev->port, s, count, imx_uart_console_early_putchar);
2098 }
2099
2100 static int __init
2101 imx_console_early_setup(struct earlycon_device *dev, const char *opt)
2102 {
2103         if (!dev->port.membase)
2104                 return -ENODEV;
2105
2106         dev->con->write = imx_uart_console_early_write;
2107
2108         return 0;
2109 }
2110 OF_EARLYCON_DECLARE(ec_imx6q, "fsl,imx6q-uart", imx_console_early_setup);
2111 OF_EARLYCON_DECLARE(ec_imx21, "fsl,imx21-uart", imx_console_early_setup);
2112 #endif
2113
2114 #else
2115 #define IMX_CONSOLE     NULL
2116 #endif
2117
2118 static struct uart_driver imx_uart_uart_driver = {
2119         .owner          = THIS_MODULE,
2120         .driver_name    = DRIVER_NAME,
2121         .dev_name       = DEV_NAME,
2122         .major          = SERIAL_IMX_MAJOR,
2123         .minor          = MINOR_START,
2124         .nr             = ARRAY_SIZE(imx_uart_ports),
2125         .cons           = IMX_CONSOLE,
2126 };
2127
2128 #ifdef CONFIG_OF
2129 /*
2130  * This function returns 1 iff pdev isn't a device instatiated by dt, 0 iff it
2131  * could successfully get all information from dt or a negative errno.
2132  */
2133 static int imx_uart_probe_dt(struct imx_port *sport,
2134                              struct platform_device *pdev)
2135 {
2136         struct device_node *np = pdev->dev.of_node;
2137         int ret;
2138
2139         sport->devdata = of_device_get_match_data(&pdev->dev);
2140         if (!sport->devdata)
2141                 /* no device tree device */
2142                 return 1;
2143
2144         ret = of_alias_get_id(np, "serial");
2145         if (ret < 0) {
2146                 dev_err(&pdev->dev, "failed to get alias id, errno %d\n", ret);
2147                 return ret;
2148         }
2149         sport->port.line = ret;
2150
2151         if (of_get_property(np, "uart-has-rtscts", NULL) ||
2152             of_get_property(np, "fsl,uart-has-rtscts", NULL) /* deprecated */)
2153                 sport->have_rtscts = 1;
2154
2155         if (of_get_property(np, "fsl,dte-mode", NULL))
2156                 sport->dte_mode = 1;
2157
2158         if (of_get_property(np, "rts-gpios", NULL))
2159                 sport->have_rtsgpio = 1;
2160
2161         return 0;
2162 }
2163 #else
2164 static inline int imx_uart_probe_dt(struct imx_port *sport,
2165                                     struct platform_device *pdev)
2166 {
2167         return 1;
2168 }
2169 #endif
2170
2171 static void imx_uart_probe_pdata(struct imx_port *sport,
2172                                  struct platform_device *pdev)
2173 {
2174         struct imxuart_platform_data *pdata = dev_get_platdata(&pdev->dev);
2175
2176         sport->port.line = pdev->id;
2177         sport->devdata = (struct imx_uart_data  *) pdev->id_entry->driver_data;
2178
2179         if (!pdata)
2180                 return;
2181
2182         if (pdata->flags & IMXUART_HAVE_RTSCTS)
2183                 sport->have_rtscts = 1;
2184 }
2185
2186 static int imx_uart_probe(struct platform_device *pdev)
2187 {
2188         struct imx_port *sport;
2189         void __iomem *base;
2190         int ret = 0;
2191         u32 ucr1;
2192         struct resource *res;
2193         int txirq, rxirq, rtsirq;
2194
2195         sport = devm_kzalloc(&pdev->dev, sizeof(*sport), GFP_KERNEL);
2196         if (!sport)
2197                 return -ENOMEM;
2198
2199         ret = imx_uart_probe_dt(sport, pdev);
2200         if (ret > 0)
2201                 imx_uart_probe_pdata(sport, pdev);
2202         else if (ret < 0)
2203                 return ret;
2204
2205         if (sport->port.line >= ARRAY_SIZE(imx_uart_ports)) {
2206                 dev_err(&pdev->dev, "serial%d out of range\n",
2207                         sport->port.line);
2208                 return -EINVAL;
2209         }
2210
2211         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
2212         base = devm_ioremap_resource(&pdev->dev, res);
2213         if (IS_ERR(base))
2214                 return PTR_ERR(base);
2215
2216         rxirq = platform_get_irq(pdev, 0);
2217         txirq = platform_get_irq(pdev, 1);
2218         rtsirq = platform_get_irq(pdev, 2);
2219
2220         sport->port.dev = &pdev->dev;
2221         sport->port.mapbase = res->start;
2222         sport->port.membase = base;
2223         sport->port.type = PORT_IMX,
2224         sport->port.iotype = UPIO_MEM;
2225         sport->port.irq = rxirq;
2226         sport->port.fifosize = 32;
2227         sport->port.ops = &imx_uart_pops;
2228         sport->port.rs485_config = imx_uart_rs485_config;
2229         sport->port.flags = UPF_BOOT_AUTOCONF;
2230         timer_setup(&sport->timer, imx_uart_timeout, 0);
2231
2232         sport->gpios = mctrl_gpio_init(&sport->port, 0);
2233         if (IS_ERR(sport->gpios))
2234                 return PTR_ERR(sport->gpios);
2235
2236         sport->clk_ipg = devm_clk_get(&pdev->dev, "ipg");
2237         if (IS_ERR(sport->clk_ipg)) {
2238                 ret = PTR_ERR(sport->clk_ipg);
2239                 dev_err(&pdev->dev, "failed to get ipg clk: %d\n", ret);
2240                 return ret;
2241         }
2242
2243         sport->clk_per = devm_clk_get(&pdev->dev, "per");
2244         if (IS_ERR(sport->clk_per)) {
2245                 ret = PTR_ERR(sport->clk_per);
2246                 dev_err(&pdev->dev, "failed to get per clk: %d\n", ret);
2247                 return ret;
2248         }
2249
2250         sport->port.uartclk = clk_get_rate(sport->clk_per);
2251
2252         /* For register access, we only need to enable the ipg clock. */
2253         ret = clk_prepare_enable(sport->clk_ipg);
2254         if (ret) {
2255                 dev_err(&pdev->dev, "failed to enable per clk: %d\n", ret);
2256                 return ret;
2257         }
2258
2259         /* initialize shadow register values */
2260         sport->ucr1 = readl(sport->port.membase + UCR1);
2261         sport->ucr2 = readl(sport->port.membase + UCR2);
2262         sport->ucr3 = readl(sport->port.membase + UCR3);
2263         sport->ucr4 = readl(sport->port.membase + UCR4);
2264         sport->ufcr = readl(sport->port.membase + UFCR);
2265
2266         uart_get_rs485_mode(&pdev->dev, &sport->port.rs485);
2267
2268         if (sport->port.rs485.flags & SER_RS485_ENABLED &&
2269             (!sport->have_rtscts && !sport->have_rtsgpio))
2270                 dev_err(&pdev->dev, "no RTS control, disabling rs485\n");
2271
2272         /*
2273          * If using the i.MX UART RTS/CTS control then the RTS (CTS_B)
2274          * signal cannot be set low during transmission in case the
2275          * receiver is off (limitation of the i.MX UART IP).
2276          */
2277         if (sport->port.rs485.flags & SER_RS485_ENABLED &&
2278             sport->have_rtscts && !sport->have_rtsgpio &&
2279             (!(sport->port.rs485.flags & SER_RS485_RTS_ON_SEND) &&
2280              !(sport->port.rs485.flags & SER_RS485_RX_DURING_TX)))
2281                 dev_err(&pdev->dev,
2282                         "low-active RTS not possible when receiver is off, enabling receiver\n");
2283
2284         imx_uart_rs485_config(&sport->port, &sport->port.rs485);
2285
2286         /* Disable interrupts before requesting them */
2287         ucr1 = imx_uart_readl(sport, UCR1);
2288         ucr1 &= ~(UCR1_ADEN | UCR1_TRDYEN | UCR1_IDEN | UCR1_RRDYEN |
2289                  UCR1_TXMPTYEN | UCR1_RTSDEN);
2290         imx_uart_writel(sport, ucr1, UCR1);
2291
2292         if (!imx_uart_is_imx1(sport) && sport->dte_mode) {
2293                 /*
2294                  * The DCEDTE bit changes the direction of DSR, DCD, DTR and RI
2295                  * and influences if UCR3_RI and UCR3_DCD changes the level of RI
2296                  * and DCD (when they are outputs) or enables the respective
2297                  * irqs. So set this bit early, i.e. before requesting irqs.
2298                  */
2299                 u32 ufcr = imx_uart_readl(sport, UFCR);
2300                 if (!(ufcr & UFCR_DCEDTE))
2301                         imx_uart_writel(sport, ufcr | UFCR_DCEDTE, UFCR);
2302
2303                 /*
2304                  * Disable UCR3_RI and UCR3_DCD irqs. They are also not
2305                  * enabled later because they cannot be cleared
2306                  * (confirmed on i.MX25) which makes them unusable.
2307                  */
2308                 imx_uart_writel(sport,
2309                                 IMX21_UCR3_RXDMUXSEL | UCR3_ADNIMP | UCR3_DSR,
2310                                 UCR3);
2311
2312         } else {
2313                 u32 ucr3 = UCR3_DSR;
2314                 u32 ufcr = imx_uart_readl(sport, UFCR);
2315                 if (ufcr & UFCR_DCEDTE)
2316                         imx_uart_writel(sport, ufcr & ~UFCR_DCEDTE, UFCR);
2317
2318                 if (!imx_uart_is_imx1(sport))
2319                         ucr3 |= IMX21_UCR3_RXDMUXSEL | UCR3_ADNIMP;
2320                 imx_uart_writel(sport, ucr3, UCR3);
2321         }
2322
2323         clk_disable_unprepare(sport->clk_ipg);
2324
2325         /*
2326          * Allocate the IRQ(s) i.MX1 has three interrupts whereas later
2327          * chips only have one interrupt.
2328          */
2329         if (txirq > 0) {
2330                 ret = devm_request_irq(&pdev->dev, rxirq, imx_uart_rxint, 0,
2331                                        dev_name(&pdev->dev), sport);
2332                 if (ret) {
2333                         dev_err(&pdev->dev, "failed to request rx irq: %d\n",
2334                                 ret);
2335                         return ret;
2336                 }
2337
2338                 ret = devm_request_irq(&pdev->dev, txirq, imx_uart_txint, 0,
2339                                        dev_name(&pdev->dev), sport);
2340                 if (ret) {
2341                         dev_err(&pdev->dev, "failed to request tx irq: %d\n",
2342                                 ret);
2343                         return ret;
2344                 }
2345
2346                 ret = devm_request_irq(&pdev->dev, rtsirq, imx_uart_rtsint, 0,
2347                                        dev_name(&pdev->dev), sport);
2348                 if (ret) {
2349                         dev_err(&pdev->dev, "failed to request rts irq: %d\n",
2350                                 ret);
2351                         return ret;
2352                 }
2353         } else {
2354                 ret = devm_request_irq(&pdev->dev, rxirq, imx_uart_int, 0,
2355                                        dev_name(&pdev->dev), sport);
2356                 if (ret) {
2357                         dev_err(&pdev->dev, "failed to request irq: %d\n", ret);
2358                         return ret;
2359                 }
2360         }
2361
2362         imx_uart_ports[sport->port.line] = sport;
2363
2364         platform_set_drvdata(pdev, sport);
2365
2366         return uart_add_one_port(&imx_uart_uart_driver, &sport->port);
2367 }
2368
2369 static int imx_uart_remove(struct platform_device *pdev)
2370 {
2371         struct imx_port *sport = platform_get_drvdata(pdev);
2372
2373         return uart_remove_one_port(&imx_uart_uart_driver, &sport->port);
2374 }
2375
2376 static void imx_uart_restore_context(struct imx_port *sport)
2377 {
2378         unsigned long flags;
2379
2380         spin_lock_irqsave(&sport->port.lock, flags);
2381         if (!sport->context_saved) {
2382                 spin_unlock_irqrestore(&sport->port.lock, flags);
2383                 return;
2384         }
2385
2386         imx_uart_writel(sport, sport->saved_reg[4], UFCR);
2387         imx_uart_writel(sport, sport->saved_reg[5], UESC);
2388         imx_uart_writel(sport, sport->saved_reg[6], UTIM);
2389         imx_uart_writel(sport, sport->saved_reg[7], UBIR);
2390         imx_uart_writel(sport, sport->saved_reg[8], UBMR);
2391         imx_uart_writel(sport, sport->saved_reg[9], IMX21_UTS);
2392         imx_uart_writel(sport, sport->saved_reg[0], UCR1);
2393         imx_uart_writel(sport, sport->saved_reg[1] | UCR2_SRST, UCR2);
2394         imx_uart_writel(sport, sport->saved_reg[2], UCR3);
2395         imx_uart_writel(sport, sport->saved_reg[3], UCR4);
2396         sport->context_saved = false;
2397         spin_unlock_irqrestore(&sport->port.lock, flags);
2398 }
2399
2400 static void imx_uart_save_context(struct imx_port *sport)
2401 {
2402         unsigned long flags;
2403
2404         /* Save necessary regs */
2405         spin_lock_irqsave(&sport->port.lock, flags);
2406         sport->saved_reg[0] = imx_uart_readl(sport, UCR1);
2407         sport->saved_reg[1] = imx_uart_readl(sport, UCR2);
2408         sport->saved_reg[2] = imx_uart_readl(sport, UCR3);
2409         sport->saved_reg[3] = imx_uart_readl(sport, UCR4);
2410         sport->saved_reg[4] = imx_uart_readl(sport, UFCR);
2411         sport->saved_reg[5] = imx_uart_readl(sport, UESC);
2412         sport->saved_reg[6] = imx_uart_readl(sport, UTIM);
2413         sport->saved_reg[7] = imx_uart_readl(sport, UBIR);
2414         sport->saved_reg[8] = imx_uart_readl(sport, UBMR);
2415         sport->saved_reg[9] = imx_uart_readl(sport, IMX21_UTS);
2416         sport->context_saved = true;
2417         spin_unlock_irqrestore(&sport->port.lock, flags);
2418 }
2419
2420 static void imx_uart_enable_wakeup(struct imx_port *sport, bool on)
2421 {
2422         u32 ucr3;
2423
2424         ucr3 = imx_uart_readl(sport, UCR3);
2425         if (on) {
2426                 imx_uart_writel(sport, USR1_AWAKE, USR1);
2427                 ucr3 |= UCR3_AWAKEN;
2428         } else {
2429                 ucr3 &= ~UCR3_AWAKEN;
2430         }
2431         imx_uart_writel(sport, ucr3, UCR3);
2432
2433         if (sport->have_rtscts) {
2434                 u32 ucr1 = imx_uart_readl(sport, UCR1);
2435                 if (on)
2436                         ucr1 |= UCR1_RTSDEN;
2437                 else
2438                         ucr1 &= ~UCR1_RTSDEN;
2439                 imx_uart_writel(sport, ucr1, UCR1);
2440         }
2441 }
2442
2443 static int imx_uart_suspend_noirq(struct device *dev)
2444 {
2445         struct imx_port *sport = dev_get_drvdata(dev);
2446
2447         imx_uart_save_context(sport);
2448
2449         clk_disable(sport->clk_ipg);
2450
2451         pinctrl_pm_select_sleep_state(dev);
2452
2453         return 0;
2454 }
2455
2456 static int imx_uart_resume_noirq(struct device *dev)
2457 {
2458         struct imx_port *sport = dev_get_drvdata(dev);
2459         int ret;
2460
2461         pinctrl_pm_select_default_state(dev);
2462
2463         ret = clk_enable(sport->clk_ipg);
2464         if (ret)
2465                 return ret;
2466
2467         imx_uart_restore_context(sport);
2468
2469         return 0;
2470 }
2471
2472 static int imx_uart_suspend(struct device *dev)
2473 {
2474         struct imx_port *sport = dev_get_drvdata(dev);
2475         int ret;
2476
2477         uart_suspend_port(&imx_uart_uart_driver, &sport->port);
2478         disable_irq(sport->port.irq);
2479
2480         ret = clk_prepare_enable(sport->clk_ipg);
2481         if (ret)
2482                 return ret;
2483
2484         /* enable wakeup from i.MX UART */
2485         imx_uart_enable_wakeup(sport, true);
2486
2487         return 0;
2488 }
2489
2490 static int imx_uart_resume(struct device *dev)
2491 {
2492         struct imx_port *sport = dev_get_drvdata(dev);
2493
2494         /* disable wakeup from i.MX UART */
2495         imx_uart_enable_wakeup(sport, false);
2496
2497         uart_resume_port(&imx_uart_uart_driver, &sport->port);
2498         enable_irq(sport->port.irq);
2499
2500         clk_disable_unprepare(sport->clk_ipg);
2501
2502         return 0;
2503 }
2504
2505 static int imx_uart_freeze(struct device *dev)
2506 {
2507         struct imx_port *sport = dev_get_drvdata(dev);
2508
2509         uart_suspend_port(&imx_uart_uart_driver, &sport->port);
2510
2511         return clk_prepare_enable(sport->clk_ipg);
2512 }
2513
2514 static int imx_uart_thaw(struct device *dev)
2515 {
2516         struct imx_port *sport = dev_get_drvdata(dev);
2517
2518         uart_resume_port(&imx_uart_uart_driver, &sport->port);
2519
2520         clk_disable_unprepare(sport->clk_ipg);
2521
2522         return 0;
2523 }
2524
2525 static const struct dev_pm_ops imx_uart_pm_ops = {
2526         .suspend_noirq = imx_uart_suspend_noirq,
2527         .resume_noirq = imx_uart_resume_noirq,
2528         .freeze_noirq = imx_uart_suspend_noirq,
2529         .restore_noirq = imx_uart_resume_noirq,
2530         .suspend = imx_uart_suspend,
2531         .resume = imx_uart_resume,
2532         .freeze = imx_uart_freeze,
2533         .thaw = imx_uart_thaw,
2534         .restore = imx_uart_thaw,
2535 };
2536
2537 static struct platform_driver imx_uart_platform_driver = {
2538         .probe = imx_uart_probe,
2539         .remove = imx_uart_remove,
2540
2541         .id_table = imx_uart_devtype,
2542         .driver = {
2543                 .name = "imx-uart",
2544                 .of_match_table = imx_uart_dt_ids,
2545                 .pm = &imx_uart_pm_ops,
2546         },
2547 };
2548
2549 static int __init imx_uart_init(void)
2550 {
2551         int ret = uart_register_driver(&imx_uart_uart_driver);
2552
2553         if (ret)
2554                 return ret;
2555
2556         ret = platform_driver_register(&imx_uart_platform_driver);
2557         if (ret != 0)
2558                 uart_unregister_driver(&imx_uart_uart_driver);
2559
2560         return ret;
2561 }
2562
2563 static void __exit imx_uart_exit(void)
2564 {
2565         platform_driver_unregister(&imx_uart_platform_driver);
2566         uart_unregister_driver(&imx_uart_uart_driver);
2567 }
2568
2569 module_init(imx_uart_init);
2570 module_exit(imx_uart_exit);
2571
2572 MODULE_AUTHOR("Sascha Hauer");
2573 MODULE_DESCRIPTION("IMX generic serial port driver");
2574 MODULE_LICENSE("GPL");
2575 MODULE_ALIAS("platform:imx-uart");