drivers/spi/zynq_spi.c

   1 /*
   2  * (C) Copyright 2013 Inc.
   3  * (C) Copyright 2015 Jagan Teki <jteki@openedev.com>
   4  *
   5  * Xilinx Zynq PS SPI controller driver (master mode only)
   6  *
   7  * SPDX-License-Identifier:     GPL-2.0+
   8  */
   9
  10 #include <config.h>
  11 #include <common.h>
  12 #include <dm.h>
  13 #include <errno.h>
  14 #include <malloc.h>
  15 #include <spi.h>
  16 #include <fdtdec.h>
  17 #include <asm/io.h>
  18 #include <asm/arch/hardware.h>
  19
  20 DECLARE_GLOBAL_DATA_PTR;
  21
  22 /* zynq spi register bit masks ZYNQ_SPI_<REG>_<BIT>_MASK */
  23 #define ZYNQ_SPI_CR_MSA_MASK            (1 << 15)       /* Manual start enb */
  24 #define ZYNQ_SPI_CR_MCS_MASK            (1 << 14)       /* Manual chip select */
  25 #define ZYNQ_SPI_CR_CS_MASK             (0xF << 10)     /* Chip select */
  26 #define ZYNQ_SPI_CR_BAUD_MASK           (0x7 << 3)      /* Baud rate div */
  27 #define ZYNQ_SPI_CR_CPHA_MASK           (1 << 2)        /* Clock phase */
  28 #define ZYNQ_SPI_CR_CPOL_MASK           (1 << 1)        /* Clock polarity */
  29 #define ZYNQ_SPI_CR_MSTREN_MASK         (1 << 0)        /* Mode select */
  30 #define ZYNQ_SPI_IXR_RXNEMPTY_MASK      (1 << 4)        /* RX_FIFO_not_empty */
  31 #define ZYNQ_SPI_IXR_TXOW_MASK          (1 << 2)        /* TX_FIFO_not_full */
  32 #define ZYNQ_SPI_IXR_ALL_MASK           0x7F            /* All IXR bits */
  33 #define ZYNQ_SPI_ENR_SPI_EN_MASK        (1 << 0)        /* SPI Enable */
  34
  35 #define ZYNQ_SPI_CR_BAUD_MAX            8       /* Baud rate divisor max val */
  36 #define ZYNQ_SPI_CR_BAUD_SHIFT          3       /* Baud rate divisor shift */
  37 #define ZYNQ_SPI_CR_SS_SHIFT            10      /* Slave select shift */
  38
  39 #define ZYNQ_SPI_FIFO_DEPTH             128
  40 #ifndef CONFIG_SYS_ZYNQ_SPI_WAIT
  41 #define CONFIG_SYS_ZYNQ_SPI_WAIT        (CONFIG_SYS_HZ/100)     /* 10 ms */
  42 #endif
  43
  44 /* zynq spi register set */
  45 struct zynq_spi_regs {
  46         u32 cr;         /* 0x00 */
  47         u32 isr;        /* 0x04 */
  48         u32 ier;        /* 0x08 */
  49         u32 idr;        /* 0x0C */
  50         u32 imr;        /* 0x10 */
  51         u32 enr;        /* 0x14 */
  52         u32 dr;         /* 0x18 */
  53         u32 txdr;       /* 0x1C */
  54         u32 rxdr;       /* 0x20 */
  55 };
  56
  57
  58 /* zynq spi platform data */
  59 struct zynq_spi_platdata {
  60         struct zynq_spi_regs *regs;
  61         u32 frequency;          /* input frequency */
  62         u32 speed_hz;
  63 };
  64
  65 /* zynq spi priv */
  66 struct zynq_spi_priv {
  67         struct zynq_spi_regs *regs;
  68         u8 cs;
  69         u8 mode;
  70         u8 fifo_depth;
  71         u32 freq;               /* required frequency */
  72 };
  73
  74 static int zynq_spi_ofdata_to_platdata(struct udevice *bus)
  75 {
  76         struct zynq_spi_platdata *plat = bus->platdata;
  77         const void *blob = gd->fdt_blob;
  78         int node = bus->of_offset;
  79
  80         plat->regs = (struct zynq_spi_regs *)dev_get_addr(bus);
  81
  82         /* FIXME: Use 250MHz as a suitable default */
  83         plat->frequency = fdtdec_get_int(blob, node, "spi-max-frequency",
  84                                         250000000);
  85         plat->speed_hz = plat->frequency / 2;
  86
  87         debug("%s: regs=%p max-frequency=%d\n", __func__,
  88               plat->regs, plat->frequency);
  89
  90         return 0;
  91 }
  92
  93 static void zynq_spi_init_hw(struct zynq_spi_priv *priv)
  94 {
  95         struct zynq_spi_regs *regs = priv->regs;
  96         u32 confr;
  97
  98         /* Disable SPI */
  99         writel(~ZYNQ_SPI_ENR_SPI_EN_MASK, &regs->enr);
 100
 101         /* Disable Interrupts */
 102         writel(ZYNQ_SPI_IXR_ALL_MASK, &regs->idr);
 103
 104         /* Clear RX FIFO */
 105         while (readl(&regs->isr) &
 106                         ZYNQ_SPI_IXR_RXNEMPTY_MASK)
 107                 readl(&regs->rxdr);
 108
 109         /* Clear Interrupts */
 110         writel(ZYNQ_SPI_IXR_ALL_MASK, &regs->isr);
 111
 112         /* Manual slave select and Auto start */
 113         confr = ZYNQ_SPI_CR_MCS_MASK | ZYNQ_SPI_CR_CS_MASK |
 114                 ZYNQ_SPI_CR_MSTREN_MASK;
 115         confr &= ~ZYNQ_SPI_CR_MSA_MASK;
 116         writel(confr, &regs->cr);
 117
 118         /* Enable SPI */
 119         writel(ZYNQ_SPI_ENR_SPI_EN_MASK, &regs->enr);
 120 }
 121
 122 static int zynq_spi_probe(struct udevice *bus)
 123 {
 124         struct zynq_spi_platdata *plat = dev_get_platdata(bus);
 125         struct zynq_spi_priv *priv = dev_get_priv(bus);
 126
 127         priv->regs = plat->regs;
 128         priv->fifo_depth = ZYNQ_SPI_FIFO_DEPTH;
 129
 130         /* init the zynq spi hw */
 131         zynq_spi_init_hw(priv);
 132
 133         return 0;
 134 }
 135
 136 static void spi_cs_activate(struct udevice *dev)
 137 {
 138         struct udevice *bus = dev->parent;
 139         struct zynq_spi_priv *priv = dev_get_priv(bus);
 140         struct zynq_spi_regs *regs = priv->regs;
 141         u32 cr;
 142
 143         clrbits_le32(&regs->cr, ZYNQ_SPI_CR_CS_MASK);
 144         cr = readl(&regs->cr);
 145         /*
 146          * CS cal logic: CS[13:10]
 147          * xxx0 - cs0
 148          * xx01 - cs1
 149          * x011 - cs2
 150          */
 151         cr |= (~(1 << priv->cs) << ZYNQ_SPI_CR_SS_SHIFT) & ZYNQ_SPI_CR_CS_MASK;
 152         writel(cr, &regs->cr);
 153 }
 154
 155 static void spi_cs_deactivate(struct udevice *dev)
 156 {
 157         struct udevice *bus = dev->parent;
 158         struct zynq_spi_priv *priv = dev_get_priv(bus);
 159         struct zynq_spi_regs *regs = priv->regs;
 160
 161         setbits_le32(&regs->cr, ZYNQ_SPI_CR_CS_MASK);
 162 }
 163
 164 static int zynq_spi_claim_bus(struct udevice *dev)
 165 {
 166         struct udevice *bus = dev->parent;
 167         struct zynq_spi_priv *priv = dev_get_priv(bus);
 168         struct zynq_spi_regs *regs = priv->regs;
 169
 170         writel(ZYNQ_SPI_ENR_SPI_EN_MASK, &regs->enr);
 171
 172         return 0;
 173 }
 174
 175 static int zynq_spi_release_bus(struct udevice *dev)
 176 {
 177         struct udevice *bus = dev->parent;
 178         struct zynq_spi_priv *priv = dev_get_priv(bus);
 179         struct zynq_spi_regs *regs = priv->regs;
 180
 181         writel(~ZYNQ_SPI_ENR_SPI_EN_MASK, &regs->enr);
 182
 183         return 0;
 184 }
 185
 186 static int zynq_spi_xfer(struct udevice *dev, unsigned int bitlen,
 187                             const void *dout, void *din, unsigned long flags)
 188 {
 189         struct udevice *bus = dev->parent;
 190         struct zynq_spi_priv *priv = dev_get_priv(bus);
 191         struct zynq_spi_regs *regs = priv->regs;
 192         struct dm_spi_slave_platdata *slave_plat = dev_get_parent_platdata(dev);
 193         u32 len = bitlen / 8;
 194         u32 tx_len = len, rx_len = len, tx_tvl;
 195         const u8 *tx_buf = dout;
 196         u8 *rx_buf = din, buf;
 197         u32 ts, status;
 198
 199         debug("spi_xfer: bus:%i cs:%i bitlen:%i len:%i flags:%lx\n",
 200               bus->seq, slave_plat->cs, bitlen, len, flags);
 201
 202         if (bitlen % 8) {
 203                 debug("spi_xfer: Non byte aligned SPI transfer\n");
 204                 return -1;
 205         }
 206
 207         priv->cs = slave_plat->cs;
 208         if (flags & SPI_XFER_BEGIN)
 209                 spi_cs_activate(dev);
 210
 211         while (rx_len > 0) {
 212                 /* Write the data into TX FIFO - tx threshold is fifo_depth */
 213                 tx_tvl = 0;
 214                 while ((tx_tvl < priv->fifo_depth) && tx_len) {
 215                         if (tx_buf)
 216                                 buf = *tx_buf++;
 217                         else
 218                                 buf = 0;
 219                         writel(buf, &regs->txdr);
 220                         tx_len--;
 221                         tx_tvl++;
 222                 }
 223
 224                 /* Check TX FIFO completion */
 225                 ts = get_timer(0);
 226                 status = readl(&regs->isr);
 227                 while (!(status & ZYNQ_SPI_IXR_TXOW_MASK)) {
 228                         if (get_timer(ts) > CONFIG_SYS_ZYNQ_SPI_WAIT) {
 229                                 printf("spi_xfer: Timeout! TX FIFO not full\n");
 230                                 return -1;
 231                         }
 232                         status = readl(&regs->isr);
 233                 }
 234
 235                 /* Read the data from RX FIFO */
 236                 status = readl(&regs->isr);
 237                 while (status & ZYNQ_SPI_IXR_RXNEMPTY_MASK) {
 238                         buf = readl(&regs->rxdr);
 239                         if (rx_buf)
 240                                 *rx_buf++ = buf;
 241                         status = readl(&regs->isr);
 242                         rx_len--;
 243                 }
 244         }
 245
 246         if (flags & SPI_XFER_END)
 247                 spi_cs_deactivate(dev);
 248
 249         return 0;
 250 }
 251
 252 static int zynq_spi_set_speed(struct udevice *bus, uint speed)
 253 {
 254         struct zynq_spi_platdata *plat = bus->platdata;
 255         struct zynq_spi_priv *priv = dev_get_priv(bus);
 256         struct zynq_spi_regs *regs = priv->regs;
 257         uint32_t confr;
 258         u8 baud_rate_val = 0;
 259
 260         if (speed > plat->frequency)
 261                 speed = plat->frequency;
 262
 263         /* Set the clock frequency */
 264         confr = readl(&regs->cr);
 265         if (speed == 0) {
 266                 /* Set baudrate x8, if the freq is 0 */
 267                 baud_rate_val = 0x2;
 268         } else if (plat->speed_hz != speed) {
 269                 while ((baud_rate_val < ZYNQ_SPI_CR_BAUD_MAX) &&
 270                                 ((plat->frequency /
 271                                 (2 << baud_rate_val)) > speed))
 272                         baud_rate_val++;
 273                 plat->speed_hz = speed / (2 << baud_rate_val);
 274         }
 275         confr &= ~ZYNQ_SPI_CR_BAUD_MASK;
 276         confr |= (baud_rate_val << ZYNQ_SPI_CR_BAUD_SHIFT);
 277
 278         writel(confr, &regs->cr);
 279         priv->freq = speed;
 280
 281         debug("zynq_spi_set_speed: regs=%p, speed=%d\n",
 282               priv->regs, priv->freq);
 283
 284         return 0;
 285 }
 286
 287 static int zynq_spi_set_mode(struct udevice *bus, uint mode)
 288 {
 289         struct zynq_spi_priv *priv = dev_get_priv(bus);
 290         struct zynq_spi_regs *regs = priv->regs;
 291         uint32_t confr;
 292
 293         /* Set the SPI Clock phase and polarities */
 294         confr = readl(&regs->cr);
 295         confr &= ~(ZYNQ_SPI_CR_CPHA_MASK | ZYNQ_SPI_CR_CPOL_MASK);
 296
 297         if (mode & SPI_CPHA)
 298                 confr |= ZYNQ_SPI_CR_CPHA_MASK;
 299         if (mode & SPI_CPOL)
 300                 confr |= ZYNQ_SPI_CR_CPOL_MASK;
 301
 302         writel(confr, &regs->cr);
 303         priv->mode = mode;
 304
 305         debug("zynq_spi_set_mode: regs=%p, mode=%d\n", priv->regs, priv->mode);
 306
 307         return 0;
 308 }
 309
 310 static const struct dm_spi_ops zynq_spi_ops = {
 311         .claim_bus      = zynq_spi_claim_bus,
 312         .release_bus    = zynq_spi_release_bus,
 313         .xfer           = zynq_spi_xfer,
 314         .set_speed      = zynq_spi_set_speed,
 315         .set_mode       = zynq_spi_set_mode,
 316 };
 317
 318 static const struct udevice_id zynq_spi_ids[] = {
 319         { .compatible = "xlnx,zynq-spi-r1p6" },
 320         { }
 321 };
 322
 323 U_BOOT_DRIVER(zynq_spi) = {
 324         .name   = "zynq_spi",
 325         .id     = UCLASS_SPI,
 326         .of_match = zynq_spi_ids,
 327         .ops    = &zynq_spi_ops,
 328         .ofdata_to_platdata = zynq_spi_ofdata_to_platdata,
 329         .platdata_auto_alloc_size = sizeof(struct zynq_spi_platdata),
 330         .priv_auto_alloc_size = sizeof(struct zynq_spi_priv),
 331         .probe  = zynq_spi_probe,
 332 };