drivers/spi/tegra20_slink.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * NVIDIA Tegra SPI-SLINK controller
   4  *
   5  * Copyright (c) 2010-2013 NVIDIA Corporation
   6  */
   7
   8 #include <common.h>
   9 #include <dm.h>
  10 #include <log.h>
  11 #include <time.h>
  12 #include <asm/io.h>
  13 #include <asm/arch/clock.h>
  14 #include <asm/arch-tegra/clk_rst.h>
  15 #include <spi.h>
  16 #include <fdtdec.h>
  17 #include <linux/bitops.h>
  18 #include <linux/delay.h>
  19 #include "tegra_spi.h"
  20
  21 DECLARE_GLOBAL_DATA_PTR;
  22
  23 /* COMMAND */
  24 #define SLINK_CMD_ENB                   BIT(31)
  25 #define SLINK_CMD_GO                    BIT(30)
  26 #define SLINK_CMD_M_S                   BIT(28)
  27 #define SLINK_CMD_IDLE_SCLK_DRIVE_LOW   (0 << 24)
  28 #define SLINK_CMD_IDLE_SCLK_DRIVE_HIGH  BIT(24)
  29 #define SLINK_CMD_IDLE_SCLK_PULL_LOW    (2 << 24)
  30 #define SLINK_CMD_IDLE_SCLK_PULL_HIGH   (3 << 24)
  31 #define SLINK_CMD_IDLE_SCLK_MASK        (3 << 24)
  32 #define SLINK_CMD_CK_SDA                BIT(21)
  33 #define SLINK_CMD_CS_POL                BIT(13)
  34 #define SLINK_CMD_CS_VAL                BIT(12)
  35 #define SLINK_CMD_CS_SOFT               BIT(11)
  36 #define SLINK_CMD_BIT_LENGTH            BIT(4)
  37 #define SLINK_CMD_BIT_LENGTH_MASK       GENMASK(4, 0)
  38 /* COMMAND2 */
  39 #define SLINK_CMD2_TXEN                 BIT(30)
  40 #define SLINK_CMD2_RXEN                 BIT(31)
  41 #define SLINK_CMD2_SS_EN                BIT(18)
  42 #define SLINK_CMD2_SS_EN_SHIFT          18
  43 #define SLINK_CMD2_SS_EN_MASK           GENMASK(19, 18)
  44 #define SLINK_CMD2_CS_ACTIVE_BETWEEN    BIT(17)
  45 /* STATUS */
  46 #define SLINK_STAT_BSY                  BIT(31)
  47 #define SLINK_STAT_RDY                  BIT(30)
  48 #define SLINK_STAT_ERR                  BIT(29)
  49 #define SLINK_STAT_RXF_FLUSH            BIT(27)
  50 #define SLINK_STAT_TXF_FLUSH            BIT(26)
  51 #define SLINK_STAT_RXF_OVF              BIT(25)
  52 #define SLINK_STAT_TXF_UNR              BIT(24)
  53 #define SLINK_STAT_RXF_EMPTY            BIT(23)
  54 #define SLINK_STAT_RXF_FULL             BIT(22)
  55 #define SLINK_STAT_TXF_EMPTY            BIT(21)
  56 #define SLINK_STAT_TXF_FULL             BIT(20)
  57 #define SLINK_STAT_TXF_OVF              BIT(19)
  58 #define SLINK_STAT_RXF_UNR              BIT(18)
  59 #define SLINK_STAT_CUR_BLKCNT           BIT(15)
  60 /* STATUS2 */
  61 #define SLINK_STAT2_RXF_FULL_CNT        BIT(16)
  62 #define SLINK_STAT2_TXF_FULL_CNT        BIT(0)
  63
  64 #define SPI_TIMEOUT             1000
  65 #define TEGRA_SPI_MAX_FREQ      52000000
  66
  67 struct spi_regs {
  68         u32 command;    /* SLINK_COMMAND_0 register  */
  69         u32 command2;   /* SLINK_COMMAND2_0 reg */
  70         u32 status;     /* SLINK_STATUS_0 register */
  71         u32 reserved;   /* Reserved offset 0C */
  72         u32 mas_data;   /* SLINK_MAS_DATA_0 reg */
  73         u32 slav_data;  /* SLINK_SLAVE_DATA_0 reg */
  74         u32 dma_ctl;    /* SLINK_DMA_CTL_0 register */
  75         u32 status2;    /* SLINK_STATUS2_0 reg */
  76         u32 rsvd[56];   /* 0x20 to 0xFF reserved */
  77         u32 tx_fifo;    /* SLINK_TX_FIFO_0 reg off 100h */
  78         u32 rsvd2[31];  /* 0x104 to 0x17F reserved */
  79         u32 rx_fifo;    /* SLINK_RX_FIFO_0 reg off 180h */
  80 };
  81
  82 struct tegra30_spi_priv {
  83         struct spi_regs *regs;
  84         unsigned int freq;
  85         unsigned int mode;
  86         int periph_id;
  87         int valid;
  88         int last_transaction_us;
  89 };
  90
  91 struct tegra_spi_slave {
  92         struct spi_slave slave;
  93         struct tegra30_spi_priv *ctrl;
  94 };
  95
  96 static int tegra30_spi_ofdata_to_platdata(struct udevice *bus)
  97 {
  98         struct tegra_spi_platdata *plat = bus->platdata;
  99         const void *blob = gd->fdt_blob;
 100         int node = dev_of_offset(bus);
 101
 102         plat->base = devfdt_get_addr(bus);
 103         plat->periph_id = clock_decode_periph_id(bus);
 104
 105         if (plat->periph_id == PERIPH_ID_NONE) {
 106                 debug("%s: could not decode periph id %d\n", __func__,
 107                       plat->periph_id);
 108                 return -FDT_ERR_NOTFOUND;
 109         }
 110
 111         /* Use 500KHz as a suitable default */
 112         plat->frequency = fdtdec_get_int(blob, node, "spi-max-frequency",
 113                                         500000);
 114         plat->deactivate_delay_us = fdtdec_get_int(blob, node,
 115                                         "spi-deactivate-delay", 0);
 116         debug("%s: base=%#08lx, periph_id=%d, max-frequency=%d, deactivate_delay=%d\n",
 117               __func__, plat->base, plat->periph_id, plat->frequency,
 118               plat->deactivate_delay_us);
 119
 120         return 0;
 121 }
 122
 123 static int tegra30_spi_probe(struct udevice *bus)
 124 {
 125         struct tegra_spi_platdata *plat = dev_get_platdata(bus);
 126         struct tegra30_spi_priv *priv = dev_get_priv(bus);
 127
 128         priv->regs = (struct spi_regs *)plat->base;
 129
 130         priv->last_transaction_us = timer_get_us();
 131         priv->freq = plat->frequency;
 132         priv->periph_id = plat->periph_id;
 133
 134         /* Change SPI clock to correct frequency, PLLP_OUT0 source */
 135         clock_start_periph_pll(priv->periph_id, CLOCK_ID_PERIPH,
 136                                priv->freq);
 137
 138         return 0;
 139 }
 140
 141 static int tegra30_spi_claim_bus(struct udevice *dev)
 142 {
 143         struct udevice *bus = dev->parent;
 144         struct tegra30_spi_priv *priv = dev_get_priv(bus);
 145         struct spi_regs *regs = priv->regs;
 146         u32 reg;
 147
 148         /* Change SPI clock to correct frequency, PLLP_OUT0 source */
 149         clock_start_periph_pll(priv->periph_id, CLOCK_ID_PERIPH,
 150                                priv->freq);
 151
 152         /* Clear stale status here */
 153         reg = SLINK_STAT_RDY | SLINK_STAT_RXF_FLUSH | SLINK_STAT_TXF_FLUSH | \
 154                 SLINK_STAT_RXF_UNR | SLINK_STAT_TXF_OVF;
 155         writel(reg, &regs->status);
 156         debug("%s: STATUS = %08x\n", __func__, readl(&regs->status));
 157
 158         /* Set master mode and sw controlled CS */
 159         reg = readl(&regs->command);
 160         reg |= SLINK_CMD_M_S | SLINK_CMD_CS_SOFT;
 161         writel(reg, &regs->command);
 162         debug("%s: COMMAND = %08x\n", __func__, readl(&regs->command));
 163
 164         return 0;
 165 }
 166
 167 static void spi_cs_activate(struct udevice *dev)
 168 {
 169         struct udevice *bus = dev->parent;
 170         struct tegra_spi_platdata *pdata = dev_get_platdata(bus);
 171         struct tegra30_spi_priv *priv = dev_get_priv(bus);
 172
 173         /* If it's too soon to do another transaction, wait */
 174         if (pdata->deactivate_delay_us &&
 175             priv->last_transaction_us) {
 176                 ulong delay_us;         /* The delay completed so far */
 177                 delay_us = timer_get_us() - priv->last_transaction_us;
 178                 if (delay_us < pdata->deactivate_delay_us)
 179                         udelay(pdata->deactivate_delay_us - delay_us);
 180         }
 181
 182         /* CS is negated on Tegra, so drive a 1 to get a 0 */
 183         setbits_le32(&priv->regs->command, SLINK_CMD_CS_VAL);
 184 }
 185
 186 static void spi_cs_deactivate(struct udevice *dev)
 187 {
 188         struct udevice *bus = dev->parent;
 189         struct tegra_spi_platdata *pdata = dev_get_platdata(bus);
 190         struct tegra30_spi_priv *priv = dev_get_priv(bus);
 191
 192         /* CS is negated on Tegra, so drive a 0 to get a 1 */
 193         clrbits_le32(&priv->regs->command, SLINK_CMD_CS_VAL);
 194
 195         /* Remember time of this transaction so we can honour the bus delay */
 196         if (pdata->deactivate_delay_us)
 197                 priv->last_transaction_us = timer_get_us();
 198 }
 199
 200 static int tegra30_spi_xfer(struct udevice *dev, unsigned int bitlen,
 201                             const void *data_out, void *data_in,
 202                             unsigned long flags)
 203 {
 204         struct udevice *bus = dev->parent;
 205         struct tegra30_spi_priv *priv = dev_get_priv(bus);
 206         struct spi_regs *regs = priv->regs;
 207         u32 reg, tmpdout, tmpdin = 0;
 208         const u8 *dout = data_out;
 209         u8 *din = data_in;
 210         int num_bytes;
 211         int ret;
 212
 213         debug("%s: slave %u:%u dout %p din %p bitlen %u\n",
 214               __func__, bus->seq, spi_chip_select(dev), dout, din, bitlen);
 215         if (bitlen % 8)
 216                 return -1;
 217         num_bytes = bitlen / 8;
 218
 219         ret = 0;
 220
 221         reg = readl(&regs->status);
 222         writel(reg, &regs->status);     /* Clear all SPI events via R/W */
 223         debug("%s entry: STATUS = %08x\n", __func__, reg);
 224
 225         reg = readl(&regs->status2);
 226         writel(reg, &regs->status2);    /* Clear all STATUS2 events via R/W */
 227         debug("%s entry: STATUS2 = %08x\n", __func__, reg);
 228
 229         debug("%s entry: COMMAND = %08x\n", __func__, readl(&regs->command));
 230
 231         clrsetbits_le32(&regs->command2, SLINK_CMD2_SS_EN_MASK,
 232                         SLINK_CMD2_TXEN | SLINK_CMD2_RXEN |
 233                         (spi_chip_select(dev) << SLINK_CMD2_SS_EN_SHIFT));
 234         debug("%s entry: COMMAND2 = %08x\n", __func__, readl(&regs->command2));
 235
 236         if (flags & SPI_XFER_BEGIN)
 237                 spi_cs_activate(dev);
 238
 239         /* handle data in 32-bit chunks */
 240         while (num_bytes > 0) {
 241                 int bytes;
 242                 int is_read = 0;
 243                 int tm, i;
 244
 245                 tmpdout = 0;
 246                 bytes = (num_bytes > 4) ?  4 : num_bytes;
 247
 248                 if (dout != NULL) {
 249                         for (i = 0; i < bytes; ++i)
 250                                 tmpdout = (tmpdout << 8) | dout[i];
 251                         dout += bytes;
 252                 }
 253
 254                 num_bytes -= bytes;
 255
 256                 clrsetbits_le32(&regs->command, SLINK_CMD_BIT_LENGTH_MASK,
 257                                 bytes * 8 - 1);
 258                 writel(tmpdout, &regs->tx_fifo);
 259                 setbits_le32(&regs->command, SLINK_CMD_GO);
 260
 261                 /*
 262                  * Wait for SPI transmit FIFO to empty, or to time out.
 263                  * The RX FIFO status will be read and cleared last
 264                  */
 265                 for (tm = 0, is_read = 0; tm < SPI_TIMEOUT; ++tm) {
 266                         u32 status;
 267
 268                         status = readl(&regs->status);
 269
 270                         /* We can exit when we've had both RX and TX activity */
 271                         if (is_read && (status & SLINK_STAT_TXF_EMPTY))
 272                                 break;
 273
 274                         if ((status & (SLINK_STAT_BSY | SLINK_STAT_RDY)) !=
 275                                         SLINK_STAT_RDY)
 276                                 tm++;
 277
 278                         else if (!(status & SLINK_STAT_RXF_EMPTY)) {
 279                                 tmpdin = readl(&regs->rx_fifo);
 280                                 is_read = 1;
 281
 282                                 /* swap bytes read in */
 283                                 if (din != NULL) {
 284                                         for (i = bytes - 1; i >= 0; --i) {
 285                                                 din[i] = tmpdin & 0xff;
 286                                                 tmpdin >>= 8;
 287                                         }
 288                                         din += bytes;
 289                                 }
 290                         }
 291                 }
 292
 293                 if (tm >= SPI_TIMEOUT)
 294                         ret = tm;
 295
 296                 /* clear ACK RDY, etc. bits */
 297                 writel(readl(&regs->status), &regs->status);
 298         }
 299
 300         if (flags & SPI_XFER_END)
 301                 spi_cs_deactivate(dev);
 302
 303         debug("%s: transfer ended. Value=%08x, status = %08x\n",
 304               __func__, tmpdin, readl(&regs->status));
 305
 306         if (ret) {
 307                 printf("%s: timeout during SPI transfer, tm %d\n",
 308                        __func__, ret);
 309                 return -1;
 310         }
 311
 312         return 0;
 313 }
 314
 315 static int tegra30_spi_set_speed(struct udevice *bus, uint speed)
 316 {
 317         struct tegra_spi_platdata *plat = bus->platdata;
 318         struct tegra30_spi_priv *priv = dev_get_priv(bus);
 319
 320         if (speed > plat->frequency)
 321                 speed = plat->frequency;
 322         priv->freq = speed;
 323         debug("%s: regs=%p, speed=%d\n", __func__, priv->regs, priv->freq);
 324
 325         return 0;
 326 }
 327
 328 static int tegra30_spi_set_mode(struct udevice *bus, uint mode)
 329 {
 330         struct tegra30_spi_priv *priv = dev_get_priv(bus);
 331         struct spi_regs *regs = priv->regs;
 332         u32 reg;
 333
 334         reg = readl(&regs->command);
 335
 336         /* Set CPOL and CPHA */
 337         reg &= ~(SLINK_CMD_IDLE_SCLK_MASK | SLINK_CMD_CK_SDA);
 338         if (mode & SPI_CPHA)
 339                 reg |= SLINK_CMD_CK_SDA;
 340
 341         if (mode & SPI_CPOL)
 342                 reg |= SLINK_CMD_IDLE_SCLK_DRIVE_HIGH;
 343         else
 344                 reg |= SLINK_CMD_IDLE_SCLK_DRIVE_LOW;
 345
 346         writel(reg, &regs->command);
 347
 348         priv->mode = mode;
 349         debug("%s: regs=%p, mode=%d\n", __func__, priv->regs, priv->mode);
 350
 351         return 0;
 352 }
 353
 354 static const struct dm_spi_ops tegra30_spi_ops = {
 355         .claim_bus      = tegra30_spi_claim_bus,
 356         .xfer           = tegra30_spi_xfer,
 357         .set_speed      = tegra30_spi_set_speed,
 358         .set_mode       = tegra30_spi_set_mode,
 359         /*
 360          * cs_info is not needed, since we require all chip selects to be
 361          * in the device tree explicitly
 362          */
 363 };
 364
 365 static const struct udevice_id tegra30_spi_ids[] = {
 366         { .compatible = "nvidia,tegra20-slink" },
 367         { }
 368 };
 369
 370 U_BOOT_DRIVER(tegra30_spi) = {
 371         .name   = "tegra20_slink",
 372         .id     = UCLASS_SPI,
 373         .of_match = tegra30_spi_ids,
 374         .ops    = &tegra30_spi_ops,
 375         .ofdata_to_platdata = tegra30_spi_ofdata_to_platdata,
 376         .platdata_auto_alloc_size = sizeof(struct tegra_spi_platdata),
 377         .priv_auto_alloc_size = sizeof(struct tegra30_spi_priv),
 378         .probe  = tegra30_spi_probe,
 379 };